Made available in DSpace on 2013-08-07T18:42:30Z (GMT). No. of bitstreams: 1 000391468-Texto+Completo-0.pdf: 1977797 bytes, checksum: 98ced407f5dc7058c0f7c4c8c11f2102 (MD5) Previous issue date: 2007 / Fulfilling Quality of Service (QoS) requirements in embedded systems, e. g., multimedia systems, can be provided in an end-to-end manner, i. e., from a data generator point to a data consumer point. Management and control mechanisms are necessery in operating systems’ (OS) internals, for OSs play a important role in end-to-end QoS provision. The implementation of such mechanisms includes admission control and resource reservation, as well as process scheduling control and active monitoring of the delivered QoS. QoS provisioning for embedded real-time operating systems is the main subject of this work, which presents the study and implementation of processor time reservation in an embedded system scheduler. Based on concepts and analysis of related works, a new scheduling algorithm, ER-EDF, is proposed. EREDF adds performance and simplified hard real-time support to applications. / Atender requisitos de qualidade de serviço (QoS, do inglês, Quality of Service) em sistemas embarcados como, por exemplo, de multimídia, pode ser realizado de forma fim-a-fim, i. e., de um ponto de geração de dados a um ponto de consumo de dados. A inserção de mecanismos de controle e gerência da qualidade faz-se necessária internamente aos sistemas operacionais (SO), pois SOs têm um importante papel na provisão de QoS fim-a-fim. A implementação de tais mecanismos inclui controle de admissão e reserva de recursos, bem como, o controle de escalonamento de processos e monitoração ativa de QoS entregue. Neste trabalho foram realizados o estudo e a implementação da provisão de QoS em escalonadores para sistemas operacionais embarcados de tempo-real. Baseado em conceitos e análise de trabalhos relacionados, um novo algoritmo de escalonamento, ER-EDF, é proposto. ER-EDF apresenta melhorias de performance e suporte simplificado às tarefas de tempo-real do tipo hard.

Made available in DSpace on 2016-05-04T12:04:26Z (GMT). No. of bitstreams: 1 000478388-Texto+Completo-0.pdf: 3535458 bytes, checksum: a287a27f46a74cc898a15dccbe61ef44 (MD5) Previous issue date: 2016 / Embedded systems adopt NoC-based MPSoCs since a large number of processing elements (PEs) enables the simultaneous execution of several applications, where some of these applications require real-time (RT) constraints. PEs communicate using messages in distributed memory MPSoCs. These messages can be classified as application messages, being the data generated by the applications, and management messages, used to ensure the correct operation of the platform. As the communication has a large impact on the application performance, an important concern in the design of MPSoCs is to improve the performance of the applications’ communication, particularly for RT applications. Two possible methods to optimize the communication performance includes: (i) prioritize the RT application messages over the messages generated by best-effort (BE) applications; (ii) isolate the application messages from the management messages, considering that complex MPSoCs require a large number of management services to meet the performance constraints. The NoC literature contains several works that differentiate traffic classes, proposing the isolation of these traffic classes by the use of multiple physical (MP) NoCs, reducing interferences among the flows belonging to different classes. The main goal of this work is to propose and to evaluate MP NoCs, with one network dedicated to the application messages and a second network for the management messages (MNoC).Based on the evaluation of the impact of the management traffic in the overall NoC communication, two different versions of M-NoCs are implemented and evaluated. Another important consideration for RT applications is to ensure that these applications meet their deadlines. The execution of these applications must have higher priority over the BE applications by dedicating more processing resources using a specialized RT scheduler. This work presents and evaluates an MPSoC platform capable of supporting both communication and computation QoS, being extensible for a large number of management services by to the use of MP NoCs. Results show that M-NoCs may be customized to have a small area overhead. The adoption of M-NoCs improves the communication performance, latency and jitter, even when the network used in the platform has QoS mechanisms (e. g. priority flows and circuit switching), by isolating the management traffic from the application traffic. / Sistemas embarcados adotam MPSoCs baseados em NoCs visto que um número grande de elementos de processamento (PEs) permitem a execução simultânea de várias aplicações, onde algumas dessas aplicações necessitam de restrições de tempo real (RT). PEs comunicam-se utilizando troca de mensagens em MPSoCs com memória distribuída. Essas mensagens podem ser classificadas como mensagens de aplicação, sendo os dados gerados pelas aplicações, e mensagens de gerência, utilizadas para garantir a operação correta da plataforma. Visto que a comunicação possui um forte impacto no desempenho da aplicação, uma preocupação importante no projeto de MPSoCs é de melhorar o desempenho da comunicação das aplicações, especialmente para aplicações RT. Dois métodos possíveis para otimizar o desempenho de comunicação incluem: (i) priorizar as mensagens das aplicações de RT sobre as mensagens geradas por aplicações de melhor esforço (do inglês, best effort, BE); (ii) isolar as mensagens de aplicações das mensagens de gerência, considerando que MPSoCs complexos necessitam de um grande número de serviços de gerência para satisfazer os requisitos de desempenho. Na literatura sobre NoCs há vários trabalhos que diferenciam classes de tráfego, propondo o isolamento dessas classes de tráfego pela utilização de múltiplas NoCs físicas (do inglês, multiple physical NoCs, MP NoCs), reduzindo interferências entre fluxos pertencentes a classes diferentes. O principal objetivo deste trabalho é propor e avaliar MP NoCs, onde uma rede é dedicada para mensagens de aplicação e uma segunda rede é utilizada para mensagens de gerência (M-NoC).Baseado na avaliação do impacto do tráfego de gerência na comunicação da NoC, duas versões da M-NoC são implementadas e avaliadas. Outra consideração importante para aplicações RT é garantir que os deadlines dessas aplicações sejam satisfeitos. A execução dessas aplicações deve ser priorizada sobre as aplicações BE através do fornecimento de mais recursos de processamento utilizando um escalonador RT especializado. Esse trabalho apresenta e avalia uma plataforma MPSoC capaz de suportar QoS de comunicação e de computação, sendo extensível para um número grande de serviços de gerência pelo uso de MP NoCs. Resultados mostram que as M-NoCs podem ser personalizadas para terem um pequeno impacto de área. A utilização de M-NoCs melhora o desempenho de comunicação, latência e jitter, mesmo considerando que a plataforma já possui mecanismos de QoS (como fluxos prioritários e chaveamento de circuitos), pelo isolamento do tráfego de gerência do tráfego de aplicação.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-05-03T16:38:28Z No. of bitstreams: 1 DIS_DOUGLAS_ROBERTO_GUARANI_DA_SILVA_COMPLETO.pdf: 3535458 bytes, checksum: a287a27f46a74cc898a15dccbe61ef44 (MD5) / Made available in DSpace on 2016-05-03T16:38:28Z (GMT). No. of bitstreams: 1 DIS_DOUGLAS_ROBERTO_GUARANI_DA_SILVA_COMPLETO.pdf: 3535458 bytes, checksum: a287a27f46a74cc898a15dccbe61ef44 (MD5) Previous issue date: 2016-03-03 / Conselho Nacional de Pesquisa e Desenvolvimento Cient?fico e Tecnol?gico - CNPq / Embedded systems adopt NoC-based MPSoCs since a large number of processing elements (PEs) enables the simultaneous execution of several applications, where some of these applications require real-time (RT) constraints. PEs communicate using messages in distributed memory MPSoCs. These messages can be classified as application messages, being the data generated by the applications, and management messages, used to ensure the correct operation of the platform. As the communication has a large impact on the application performance, an important concern in the design of MPSoCs is to improve the performance of the applications? communication, particularly for RT applications. Two possible methods to optimize the communication performance includes: (i) prioritize the RT application messages over the messages generated by best-effort (BE) applications; (ii) isolate the application messages from the management messages, considering that complex MPSoCs require a large number of management services to meet the performance constraints. The NoC literature contains several works that differentiate traffic classes, proposing the isolation of these traffic classes by the use of multiple physical (MP) NoCs, reducing interferences among the flows belonging to different classes. The main goal of this work is to propose and to evaluate MP NoCs, with one network dedicated to the application messages and a second network for the management messages (MNoC). Based on the evaluation of the impact of the management traffic in the overall NoC communication, two different versions of M-NoCs are implemented and evaluated. Another important consideration for RT applications is to ensure that these applications meet their deadlines. The execution of these applications must have higher priority over the BE applications by dedicating more processing resources using a specialized RT scheduler. This work presents and evaluates an MPSoC platform capable of supporting both communication and computation QoS, being extensible for a large number of management services by to the use of MP NoCs. Results show that M-NoCs may be customized to have a small area overhead. The adoption of M-NoCs improves the communication performance, latency and jitter, even when the network used in the platform has QoS mechanisms (e.g. priority flows and circuit switching), by isolating the management traffic from the application traffic. / Sistemas embarcados adotam MPSoCs baseados em NoCs visto que um n?mero grande de elementos de processamento (PEs) permitem a execu??o simult?nea de v?rias aplica??es, onde algumas dessas aplica??es necessitam de restri??es de tempo real (RT). PEs comunicam-se utilizando troca de mensagens em MPSoCs com mem?ria distribu?da. Essas mensagens podem ser classificadas como mensagens de aplica??o, sendo os dados gerados pelas aplica??es, e mensagens de ger?ncia, utilizadas para garantir a opera??o correta da plataforma. Visto que a comunica??o possui um forte impacto no desempenho da aplica??o, uma preocupa??o importante no projeto de MPSoCs ? de melhorar o desempenho da comunica??o das aplica??es, especialmente para aplica??es RT. Dois m?todos poss?veis para otimizar o desempenho de comunica??o incluem: (i) priorizar as mensagens das aplica??es de RT sobre as mensagens geradas por aplica??es de melhor esfor?o (do ingl?s, best effort, BE); (ii) isolar as mensagens de aplica??es das mensagens de ger?ncia, considerando que MPSoCs complexos necessitam de um grande n?mero de servi?os de ger?ncia para satisfazer os requisitos de desempenho. Na literatura sobre NoCs h? v?rios trabalhos que diferenciam classes de tr?fego, propondo o isolamento dessas classes de tr?fego pela utiliza??o de m?ltiplas NoCs f?sicas (do ingl?s, multiple physical NoCs, MP NoCs), reduzindo interfer?ncias entre fluxos pertencentes a classes diferentes. O principal objetivo deste trabalho ? propor e avaliar MP NoCs, onde uma rede ? dedicada para mensagens de aplica??o e uma segunda rede ? utilizada para mensagens de ger?ncia (M-NoC). Baseado na avalia??o do impacto do tr?fego de ger?ncia na comunica??o da NoC, duas vers?es da M-NoC s?o implementadas e avaliadas. Outra considera??o importante para aplica??es RT ? garantir que os deadlines dessas aplica??es sejam satisfeitos. A execu??o dessas aplica??es deve ser priorizada sobre as aplica??es BE atrav?s do fornecimento de mais recursos de processamento utilizando um escalonador RT especializado. Esse trabalho apresenta e avalia uma plataforma MPSoC capaz de suportar QoS de comunica??o e de computa??o, sendo extens?vel para um n?mero grande de servi?os de ger?ncia pelo uso de MP NoCs. Resultados mostram que as M-NoCs podem ser personalizadas para terem um pequeno impacto de ?rea. A utiliza??o de M-NoCs melhora o desempenho de comunica??o, lat?ncia e jitter, mesmo considerando que a plataforma j? possui mecanismos de QoS (como fluxos priorit?rios e chaveamento de circuitos), pelo isolamento do tr?fego de ger?ncia do tr?fego de aplica??o.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-11-10T16:30:37Z No. of bitstreams: 1 TES_CARLOS_ROBERTO_MORATELLI_COMPLETO.pdf: 3582142 bytes, checksum: 0a19ec1c6739e7bab8f09b9e60f2bde3 (MD5) / Made available in DSpace on 2016-11-10T16:30:37Z (GMT). No. of bitstreams: 1 TES_CARLOS_ROBERTO_MORATELLI_COMPLETO.pdf: 3582142 bytes, checksum: 0a19ec1c6739e7bab8f09b9e60f2bde3 (MD5) Previous issue date: 2016-03-22 / O poder de processamento presente nos sistemas embarcados modernos permite a ado??o de t?cnicas de virtualiza??o. Juntamente com os ganhos em redu??o de custo e melhor utiliza??o dos recursos, como por exemplo uma melhor utiliza??o do processador, a virtualiza??o possibilita a co-execu??o de diferentes sistemas operacionais em um processador, sejam eles sistemas operacionais de tempo real (RTOS) e/ou de prop?sito geral (GPOS). A implementa??o da t?cnica de virtualiza??o esta baseada em um m?dulo de software denominado hypervisor. Devido a complexidade de se desenvolver uma nova camada de virtualiza??o especialmente projetada para sistemas embarcados, muitos autores propuseram modifica??es em sistemas de virtualiza??o que s?o largamente empregados em servidores na nuvem para melhor adapta-los ?s necessidades dos sistemas embarcados. Contudo, a utiliza??o de mem?ria e os requisitos temporais de alguns dispositivos embarcados requerem abordagens diferentes daquelas utilizadas em servidores. Al?m disso, a atual tend?ncia de utiliza??o de virtualiza??o nos dispositivos projetados para a internet das coisas (do ingl?s Internet of Things - IoT) aumentou o desafio por hypervisors mais eficientes, em termos de mem?ria e processamento. Estes fatores motivaram o surgimento de diversos hypervisors especialmente projetados para atender os requisitos dos atuais sistemas embarcados. Nesta tese, investigou-se como a virtualiza??o embarcada pode ser melhorada a partir de seu estado atual de desenvolvimento para atender as necessidades dos sistemas embarcados atuais. Como resultado, prop?e-se um modelo de virtualiza??o capaz de agregar os diferentes aspectos exigidos pelos sistemas embarcados. O modelo combina virtualiza??o completa e para-virtualiza??o em uma camada de virtualiza??o h?brida, al?m da utiliza??o de virtualiza??o assistida por hardware. Uma implementa??o baseada neste modelo ? apresentada e avaliada. Os resultados mostram que o hypervisor resultante possui requisitos de mem?ria compat?veis com os dipositivos projetados para IoT. Ainda, GPOSs and RTOS podem ser executados mantendo-se o isolamento temporal entre eles e com o baixo impacto no desempenho. / The current processing power of modern embedded systems enable the adoption of virtualization techniques. In addition to the direct relationship with cost reduction and better resource utilization, virtualization permits the integration of real-time operating systems (RTOS) and general-purpose operating systems (GPOS) on the same hardware system. The resulting system may inherit deterministic time response from the RTOS and a large software base from the GPOS. However, the hypervisor must be carefully designed. Due to the complexity of developing a virtualization layer designed specially for embedded systems from scratch, many authors have proposed modifications of the widely used server virtualization software to better adapt it to the particular needs of embedded system. However, footprint and temporal requisites of some embedded devices require different approaches than those used in server farms. Also, currently virtualization is being adapted for the field of the Internet of Things (IoT), which has increased the challenge for more efficient hypervisors. Thus, a generation of hypervisors focused on the needs of embedded systems have emerged. This dissertation investigated how embedded virtualization can be improved, starting from the current stage of its development. As a result, it is proposed a virtualization model to aggregate different aspects required by embedded systems. The model combines full and para-virtualization in a hybrid virtualization layer. In addition, it explores the newer features of embedded processors that have recently adopted hardware-assisted virtualization. A hypervisor implementation based on this model is presented and evaluated. The results show that the implemented hypervisor has memory requirements compatible with devices designed for IoT. Moreover, general-purpose operating systems and real-time tasks can be combined while keeping them temporally isolated. Finally, the overall virtualization overhead is for most part lower than in other embedded hypervisors.

Made available in DSpace on 2013-08-07T18:53:10Z (GMT). No. of bitstreams: 1 000385283-Texto+Completo-0.pdf: 3365473 bytes, checksum: 6d08f2f5bffa95bda247cae13c41e5d7 (MD5) Previous issue date: 2006 / The always increasing number of critical applications requiring real time systems associated with integrated circuits, high density and the progressive system power supply reduction, has made embedded systems more sensitive to the occurrence of transient faults. Techniques that explore the robustness increase in integrated circuits (SoC) by means of increasing the clock duty-cycle generated by the PLL block, in order to accommodate eventual undesired delays through the logic [1] are possible solutions to increase electronic systems reliability. It is said that such systems use “error avoidance” techniques. Other techniques whose goal is not to avoid fault occurrence, but instead, to detect them, are said “error detection” techniques. This work is focused on the second type of techniques in order to increase electronic systems reliability. In other words, this work proposes the development new techniques to perform fault detection at system runtime. Real-time systems depend not only on the logical computation result, but also on the time at which these results are produced. In this scenario, many tasks are executed and the efficient time scheduling is a great concern. During system execution in electromagnetic interference (EMI) exposed environments, there is the large probability of transient faults occurrence. Thus, the use of fault detection techniques prevents faults from propagating through the system till primary outputs and them producing systems defect (and/or compromising the time characteristic of the system). Basically, these detection techniques are classified in two main categories: solutions based on software and solutions based on hardware. In this context, the goal of this work is to specify and to implement a solution based on software techniques (described in C language and inserted in the RTOS kernel) and/or hardware (described in VHDL language and connected on the processor bus) that is capable of performing real time detection of eventual errors in Systems-on-Chips. The faults considered in this work are these that affect the correct processor control flow. The proposed solution is innovative int the sense of having as target systems, those operating is a preemptive multitasking RTOS environment. Therefore, the proposed techniques perform fault detection based on a hybrid solution that combines software (YACCA [2,3]) with hardware (WDT [4,5], OSLC [6,7] and SEIS [8,9,10]). Several system versions have been proposed and implemented. Then, they were validated in on electromagnetic environment according to the standard IEC 62132-2 [11], witch defines rules for testing integrated circuits under radiated EMI. The obtained results demonstrate that the proposed methodology is very efficient, since it yields a high fault detection coverage higher than those proposed by other methodology on the literature. In other works, the proposed work associates the smallest system performance degradation with the smallest memory overhead and the highest fault detection coverage. / Nos últimos anos, o crescente aumento do número de aplicações críticas envolvendo sistemas de tempo real aliado ao aumento da densidade dos circuitos integrados e a redução progressiva da tensão de alimentação, tornou os sistemas embarcados cada vez mais susceptíveis à ocorrência de falhas transientes. Técnicas que exploram o aumento da robustez de sistemas em componentes integrados (SoC) através do aumento do ciclo de trabalho do sinal de relógio gerado por um bloco PLL para acomodar eventuais atrasos indesejados da lógica [1] são possíveis soluções para aumentar a confiabilidade de sistemas eletrônicos. Diz-se que estes sistemas utilizam técnicas de “error avoidance”. Outras técnicas cujo objetivo não é o de evitar falhas, mas sim o de detectá-las, são ditas técnicas de “error detection”. Este trabalho aborda esse segundo tipo de técnica para aumentar a confiabilidade de sistemas eletrônicos; ou seja, aborda o desenvolvimento de técnicas que realizam a detecção de erros em tempo de execução do sistema. Sistemas de tempo real não dependem somente do resultado lógico de computação, mas também no tempo em que os resultados são produzidos. Neste cenário, diversas tarefas são executadas e o escalonamento destas em função de restrições temporais é um tema de grande importância. Durante o funcionamento destes sistemas em ambientes expostos à interferência eletromagnética (EMI), existe a enorme probabilidade de ocorrerem falhas transientes. Assim, a utilização de técnicas capazes de detectar erros evita que dados errôneos se propaguem pelo sistema até atingir as saídas e portanto, produzindo um defeito e/ou comprometendo a característica temporal do sistema. Basicamente, as técnicas de detecção são classificadas em duas categorias: soluções baseadas em software e soluções baseadas em hardware. Neste contexto, o objetivo principal deste trabalho é especificar e implementar uma solução baseada em software (descrito em linguagem C e inserida no núcleo do Sistema Operacional de Tempo Real - RTOS) ou baseada em hardware (descrito em linguagem VHDL e conectada no barramento do processador) capaz de detectar em tempo de execução eventuais erros devido a falhas ocorridas no sistema. As falhas consideradas neste trabalho são aquelas que afetam a execução correta do fluxo de controle do programa. A solução proposta é inovadora no sentido de se ter como alvo sistemas SoC com RTOS multitarefa em ambiente preemptivo. A solução proposta associa a estes sistemas, técnicas híbridas de detecção de erros: baseadas em software (YACCA [2,3]) e em hardware (WDT [4,5], OSLC [6,7] e SEIS [8,9,10]). Diferentes versões do sistema proposto foram implementadas. Em seguida, foram validadas em um ambiente de interferência eletromagnética (EMI) segundo a norma IEC 62132-2 [11] que define regras para os testes de circuitos integrados expostos à EMI irradiada. A análise dos resultados obtidos demonstra que a metodologia proposta é bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas soluções propostas na literatura. Ou seja, associa uma menor degradação de desempenho com um menor consumo de memória e uma maior cobertura de falhas.

Made available in DSpace on 2013-08-07T18:53:32Z (GMT). No. of bitstreams: 1 000434267-Texto+Completo-0.pdf: 2520284 bytes, checksum: bbfa8664e6bea88230921db35b045ec5 (MD5) Previous issue date: 2011 / The high complexity of real-time systems significantly increased the need of Real Time Operating Systems (RTOS) in order to simplify the design of them. In this context, RTOS based systems explore a number of features and facilities inherit in the RTOS, such as task management, competition, the memory access and interrupts. Thus, the RTOS performs like an interface between software and hardware. However, real-time systems are often affected by transient faults from different sources, such as electromagnetic interference (EMI), which may affect system functional behavior by degrading not only the aplications running on the system, but also the RTOS as well. In this context, the main idea behind this work is to implement an I-IP (Infrastructure Intellectual- Property) called RTOS-G, hardware-based, able to monitor the RTOS execution flow to detect faults affecting the sequence by which the processor executes the application tasks and the RTOS kernel as well. Finally, practical experiments are presented and discussed. When compared to RTOS native functions, such experiments demonstrate that the RTOS-G ensures a higher fault detection and a significantly lower fault latency. / A alta complexidade dos sistemas de tempo real aumentou significativamente a necessidade da utilização de Sistemas Operacionais de Tempo Real (RTOS - Real Time Operating System) com o objetivo de simplificar o projeto dos mesmos. Neste contexto, sistemas embarcados baseados em RTOS exploram uma série de funcionalidades e facilidades inerentes ao mesmo, tais como o gerenciamento de tarefas, a concorrência, o acesso à memória e as interrupções. Assim, o RTOS funciona com uma interface entre o software e o hardware. Porém, sistemas de tempo real são frequentemente afetados por falhas transientes oriundas de diferentes fontes, tal como a interferência eletromagnética (EMI - Eletromagnetic Interference), que pode gerar falhas capazes de degradar seu comportamento, afetando tanto a aplicação em execução quanto o sistema operacional embarcado. Neste contexto, a principal ideia por trás deste trabalho é a implementação de uma Infrastructure Intellectual-Property (I-IP) denominado RTOS-Guardian (RTOS-G), baseada em hardware, capaz de monitorar o fluxo de execução do RTOS com o intuito de detectar falhas que eventualmente alterem a ordem de execução das tarefas que compõem a aplicação. Ao final, experimentos práticos baseados em uma técnica de injeção de falhas por hardware demonstram que, quando comparado com os mecanismos implementados pelo RTOS que visam proteger e monitorar a execução das principais operações de controle funcional e de fluxo do RTOS, o RTOS-G garante uma detecção de falhas mais elevada e uma latência de detecção de falhas bastante inferior.

A análise em tempo real de pares de imagens estereoscópicas para extração de características dimensionais da cena tem apresentado crescente interesse, possibilitando robusta navegação robótica e identificação de objetos em cenários dinâmicos. A presente dissertação propõe um método que emprega a análise pixel a pixel e observação de janelas, em pares de imagens estereoscópicas, para extração de denso mapa de disparidades. A arquitetura de processamento proposta é única em sua constituição, misturando elementos de processamento concorrente e seqüencial. O algoritmo estrutura-se em processamento pipeline, permitindo sua implementação em dispositivos de lógica programável e obtenção de resultados em tempo real. / Real-time analysis of stereo images for extraction of dimensional features has been focus of great interest, providing means for autonomous robot navigation and identification of objects in dynamic environments. This work describes a method based in pixel-to-pixel and windows based matching analysis, in stereo images, for constructing dense disparity maps. The proposed processing structure is unique, mixing concurrent and sequential elements. Pipelines structure is employed, targeting implementation in FPGA devices and enabling real-time results.

Made available in DSpace on 2015-04-14T13:56:13Z (GMT). No. of bitstreams: 1 385283.pdf: 3365473 bytes, checksum: 6d08f2f5bffa95bda247cae13c41e5d7 (MD5) Previous issue date: 2006-08-29 / Nos ?ltimos anos, o crescente aumento do n?mero de aplica??es cr?ticas envolvendo sistemas de tempo real aliado ao aumento da densidade dos circuitos integrados e a redu??o progressiva da tens?o de alimenta??o, tornou os sistemas embarcados cada vez mais suscept?veis ? ocorr?ncia de falhas transientes. T?cnicas que exploram o aumento da robustez de sistemas em componentes integrados (SoC) atrav?s do aumento do ciclo de trabalho do sinal de rel?gio gerado por um bloco PLL para acomodar eventuais atrasos indesejados da l?gica [1] s?o poss?veis solu??es para aumentar a confiabilidade de sistemas eletr?nicos. Diz-se que estes sistemas utilizam t?cnicas de error avoidance. Outras t?cnicas cujo objetivo n?o ? o de evitar falhas, mas sim o de detect?-las, s?o ditas t?cnicas de error detection. Este trabalho aborda esse segundo tipo de t?cnica para aumentar a confiabilidade de sistemas eletr?nicos; ou seja, aborda o desenvolvimento de t?cnicas que realizam a detec??o de erros em tempo de execu??o do sistema. Sistemas de tempo real n?o dependem somente do resultado l?gico de computa??o, mas tamb?m no tempo em que os resultados s?o produzidos. Neste cen?rio, diversas tarefas s?o executadas e o escalonamento destas em fun??o de restri??es temporais ? um tema de grande import?ncia. Durante o funcionamento destes sistemas em ambientes expostos ? interfer?ncia eletromagn?tica (EMI), existe a enorme probabilidade de ocorrerem falhas transientes. Assim, a utiliza??o de t?cnicas capazes de detectar erros evita que dados err?neos se propaguem pelo sistema at? atingir as sa?das e portanto, produzindo um defeito e/ou comprometendo a caracter?stica temporal do sistema. Basicamente, as t?cnicas de detec??o s?o classificadas em duas categorias: solu??es baseadas em software e solu??es baseadas em hardware. Neste contexto, o objetivo principal deste trabalho ? especificar e implementar uma solu??o baseada em software (descrito em linguagem C e inserida no n?cleo do Sistema Operacional de Tempo Real - RTOS) ou baseada em hardware (descrito em linguagem VHDL e conectada no barramento do processador) capaz de detectar em tempo de execu??o eventuais erros devido a falhas ocorridas no sistema. As falhas consideradas neste trabalho s?o aquelas que afetam a execu??o correta do fluxo de controle do programa. A solu??o proposta ? inovadora no sentido de se ter como alvo sistemas SoC com RTOS multitarefa em ambiente preemptivo. A solu??o proposta associa a estes sistemas, t?cnicas h?bridas de detec??o de erros: baseadas em software (YACCA [2,3]) e em hardware (WDT [4,5], OSLC [6,7] e SEIS [8,9,10]). Diferentes vers?es do sistema proposto foram implementadas. Em seguida, foram validadas em um ambiente de interfer?ncia eletromagn?tica (EMI) segundo a norma IEC 62132-2 [11] que define regras para os testes de circuitos integrados expostos ? EMI irradiada. A an?lise dos resultados obtidos demonstra que a metodologia proposta ? bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas solu??es propostas na literatura. Ou seja, associa uma menor degrada??o de desempenho com um menor consumo de mem?ria e uma maior cobertura de falhas.

A análise em tempo real de pares de imagens estereoscópicas para extração de características dimensionais da cena tem apresentado crescente interesse, possibilitando robusta navegação robótica e identificação de objetos em cenários dinâmicos. A presente dissertação propõe um método que emprega a análise pixel a pixel e observação de janelas, em pares de imagens estereoscópicas, para extração de denso mapa de disparidades. A arquitetura de processamento proposta é única em sua constituição, misturando elementos de processamento concorrente e seqüencial. O algoritmo estrutura-se em processamento pipeline, permitindo sua implementação em dispositivos de lógica programável e obtenção de resultados em tempo real. / Real-time analysis of stereo images for extraction of dimensional features has been focus of great interest, providing means for autonomous robot navigation and identification of objects in dynamic environments. This work describes a method based in pixel-to-pixel and windows based matching analysis, in stereo images, for constructing dense disparity maps. The proposed processing structure is unique, mixing concurrent and sequential elements. Pipelines structure is employed, targeting implementation in FPGA devices and enabling real-time results.

Made available in DSpace on 2013-08-07T18:53:29Z (GMT). No. of bitstreams: 1 000417996-Texto+Completo-0.pdf: 4174866 bytes, checksum: 4a179b07ca438054c69ef666401f47d5 (MD5) Previous issue date: 2009 / Nowadays, several safety-critical embedded systems support real-time applications and their development represents a great challenge to engineers and researchers due to the risk of catastrophic effects on the system generated by a fault. Usually, real-time embedded systems process input data and generate output responses according to the functional specification of the system. However, the high complexity of the applications has made the adoption of Real-Time Operating Systems (RTOS) necessary in order to simplify the design of real-time embedded systems. Thus, the RTOS serves as an interface between software and hardware. However, real-time systems can be affected by transient faults during application running or even during the RTOS execution. Consequently, these faults can affect both, the correctness of the output responses generated and the task’s deadline specified during the project of the system. In this context, this work proposes a new hardware-based approach able to increase the reliability of the real-time embedded systems. The proposed technique is based on the development of an Infrastructure IP core (I-IP) called Hardware-Scheduler (Hw-S), which monitors the tasks’ execution in order to verify if tasks’ execution flow and the tasks’ deadline are respected. A case study implemented in an FPGA running a set of benchmarks has been developed in order to validate the proposed approach. The benchmarks developed exploit most of the RTOS services. In order to evaluate the effectiveness of the proposed technique, Hardware and Software fault injection campaigns have been performed. Indeed, the introduced overheads have been estimated. The obtained results demonstrate that the fault latency associated to the Hw-S is smaller than the one associated to the RTOS and further that the Hw-S’s fault coverage is higher than the RTOS’. Finally, the Hw-S introduces an area overhead of about 6% with respect to the Plasma microprocessor area. / O desenvolvimento de aplicações críticas de tempo real tolerantes a falhas representa um grande desafio para engenheiros e pesquisadores, visto que uma falha pode gerar efeitos catastróficos para o sistema, ocasionando grandes perdas financeiras e/ou de vidas humanas. Este tipo de sistema comumente utiliza processadores embarcados que processam dados de entrada e geram um determinado número de saídas de acordo com as especificações do mesmo. Entretanto, devido à alta complexidade dos sistemas embarcados de tempo real, é cada vez mais freqüente o uso de um sistema operacional com o objetivo de simplificar o projeto do mesmo. Basicamente, o sistema operacional de tempo real (real-time operating system - RTOS) funciona como uma interface entre o hardware e o software. Contudo, sistemas embarcados de tempo real podem ser afetados por falhas transientes. Estas falhas podem degradar tanto o funcionamento da aplicação quanto o do próprio sistema operacional embarcado. Em sistemas embarcados de tempo real, estas falhas podem afetar não somente as saídas produzidas durante a execução da aplicação, mas também as restrições de tempo associadas às tarefas executadas pelo sistema operacional. Neste contexto, o presente trabalho propõe uma nova técnica baseada em hardware capaz de aumentar a robustez de sistemas embarcados de tempo real. A técnica proposta é baseada na implementação de um Infrastructure IP core (I-IP) denominado “Escalonador- HW”, que monitora a execução das tarefas e verifica se as mesmas estão de acordo com as restrições de tempo e seqüência de execução especificadas. Para validar a técnica proposta, foi desenvolvido um estudo-de-caso baseado em um microprocessador pipeline e um kernel de RTOS, além de um conjunto de benchmarks capazes de exercitar diferentes serviços oferecidos pelo sistema operacional embarcado. Este estudo-de-caso foi mapeado em um dispositivo programável lógico (FPGA). Experimentos de injeção de falhas por Software e Hardware foram realizados para validar a capacidade de detecção de falhas e estimar os overheads introduzidos pela técnica. Os resultados demonstram que a latência de detecção de falhas é menor que a latência de detecção por parte do RTOS, sendo a cobertura de detecção do Escalonador-HW maior que à RTOS. Por ultimo, o overhead introduzido representa aproximadamente 6% do processador Plasma.