A morfologia matemática é o estudo da forma utilizando as ferramentas da teoria de conjuntos e representa uma área extremamente importante em análise de imagens. Suas operações básicas são a dilatação e a erosão, e através destas é possível realizar outras operações mais complexas. A morfologia matemática fornece ferramentas poderosas para a realização de análise de imagens em baixo nível e tem encontrado aplicações em diversas áreas, tais como: visão robótica, inspeção visual, medicina, análise de textura, entre outras. Muitas destas aplicações requerem processamento em tempo real, e para sua execução de forma eficiente freqüentemente é utilizado hardware dedicado. A análise de imagens em baixo nível geralmente envolve computações repetidas sobre estruturas grandes de dados. Assim, o paralelismo parece ser um atributo necessário de um sistema de hardware capaz de executar eficientemente estas tarefas. As ferramentas da morfologia matemática são bem adequadas à implementação em arquiteturas pipeline. A necessidade de sistemas capazes de realizar o processamento de imagens digitais em tempo real, com o menor custo e tempo de desenvolvimento, tem sido suprida pela tecnologia de dispositivos de lógica programável complexa. Assim, neste trabalho foi projetada e implementada uma arquitetura pipeline dedicada para dilatação e erosão de imagens binárias em tempo real utilizando dispositivos lógicos programáveis de alta capacidade. Esta arquitetura é capaz de processar imagens binárias de 512 x 512 pixels. Os estágios desta arquitetura são flexíveis, permitindo a reprogramação da forma e do tamanho dos elementos estruturantes utilizados nas operações morfológicas. A arquitetura desenvolvida apresentou um desempenho satisfatório, demonstrando ser uma alternativa viável e eficiente. / Mathematical morphology is a very important image analysis area that uses set theory tools to study shapes. The basic operations in mathematical morphology are dilation and erosion, these can be used for more complex operations. Mathematical morphology has powerful tools for low level image processing and has been used in a wide range of applications such as robotic vision, visual inspection, medicine and texture analysis. Low level image processing requires repetitive processing over large data structures, dedicated parallel computing hardware is often used. Complex field programmable logic devices (CPLDs) have increasingly been used for the fast development of real time image processing systems. In this work we present a pipeline architecture for real time erosion and dilation operations, the architecture was developed using high density programmable logic devices. The developed architecture can process 512 x 512 pixels binary images, and has flexible stages that can be reprogrammed according to the shape and size of the structuring elements used in the morphological operations. Tests performed using the architecture demonstrated its good performance and that it is a good and efficient alternative for dedicated morphological image processing operations.

Orientador: Carlos Alberto Canesin / Banca: Guilherme de Azevedo e Melo / Banca: Júlio Borges de Souza / Banca: Ruben Barros Godoy / Banca: Luigi Galotto Junior / Resumo: Esta tese de doutorado se baseia na necessidade atual e tendência mundial da busca por tornar mais inteligentes os sistemas de distribuição de energia elétrica, por isso, o objetivo geral deste trabalho é desenvolver uma Arquitetura de Simulação em Tempo Real e Controle (ASTR&C) para alimentadores elétricos de distribuição, com o intuito de analisar a qualidade da energia e melhorar as ações de controle nos sistemas de distribuição, procurando assim aumentar a confiabilidade e sustentabilidade do sistema de potência. A ASTR&C utiliza uma plataforma VHDL-AMS como interface gráfica do usuário (Graphical user interface - GUI) para desenvolver a simulação do sistema elétrico e a linguagem VHDL (Very High Speed Integrated Circuit Description Language) para o desenvolvimento do sistema de gerenciamento e controle da rede de distribuição (Distribution Management System and Control - DMS&C), através de um dispositivo FPGA (Field Programmable Gate Array). Ambas as linguagens de descrição de hardware VHDL e VHDL-AMS (VHDL analog and mixed-signal), juntamente com as informações do sistema elétrico de distribuição, tornam possível a simulação em tempo real e controle de alimentadores de distribuição de energia elétrica. A GUI na plataforma VHDL-AMS, além de executar a simulação do sistema elétrico de distribuição, envolve dois processos: 1) Importação de todos os parâmetros do sistema de distribuição real, a partir de um arquivo de texto, possibilitando a alteração de quaisquer dados deste alimentador de distribuição em ambiente VHDL-AMS e 2) Envio dos dados de controle necessários para o dispositivo FPGA. O DMS&C desenvolvido está focado no gerenciamento do perfil de tensão do alimentador admitido como estudo de caso, realizado através de um dispositivo FPGA, o qual dispõe como prioridade o controle do regulador de tensão do sistema de distribuição, com base na comutação de TAP do mesmo. Neste... / Abstract: This doctoral thesis is based on current need and global trend in the search for making smarter electric power distribution systems. For this reason, the objective of this work is to develop a Real-Time Simulation and Control (RTSC) architecture of electrical distribution feeders, in order to analyze power quality and improve the control actions in distribution systems, to increase power system reliability, and sustainability. The RTSC architecture uses VHDL-AMS platform as graphical user interface (GUI) to develop the simulation of the electrical system and VHDL (Very High Speed Integrated Circuit Description Language) language for developing the Distribution Management System and Control (DMS&C) through a FPGA device. Both VHDL and VHDL-AMS (VHDL analog and mixed-signal) hardware description languages along with electric distribution system information make possible the real-time simulation and control for electrical distribution feeders. The GUI in VHDL-AMS platform, which, besides running the simulation of the electrical distribution system, involves two processes: 1) Import of all parameters of the distribution system from a text file, making it possible to change any data of this distribution feeder into a VHDL-AMS environment, and 2) Sending necessary control data to the FPGA device. The developed DMS&C is focused on voltage profile management of admitted feeder as a case study, performed through a FPGA device, which provides as priority control of the distribution system voltage regulator, based on the voltage regulator TAP switching. In this context, DMS&C was developed to propose feeder voltage level regulation actions to the distribution system real controller, considering the real feeder characteristics, with concentrated loads and network reduction, for constituting the case study of this thesis. It stands out as the main contribution of this thesis work, the presentation of a novel real-time simulation and control ... / Doutor

Made available in DSpace on 2015-09-17T15:26:38Z (GMT). No. of bitstreams: 0 Previous issue date: 2015-06-16. Added 1 bitstream(s) on 2015-09-17T15:45:24Z : No. of bitstreams: 1 000846541.pdf: 17370024 bytes, checksum: 9ed1e29f49181dc8fe384db35c4fd1e4 (MD5) / Esta tese de doutorado se baseia na necessidade atual e tendência mundial da busca por tornar mais inteligentes os sistemas de distribuição de energia elétrica, por isso, o objetivo geral deste trabalho é desenvolver uma Arquitetura de Simulação em Tempo Real e Controle (ASTR&C) para alimentadores elétricos de distribuição, com o intuito de analisar a qualidade da energia e melhorar as ações de controle nos sistemas de distribuição, procurando assim aumentar a confiabilidade e sustentabilidade do sistema de potência. A ASTR&C utiliza uma plataforma VHDL-AMS como interface gráfica do usuário (Graphical user interface - GUI) para desenvolver a simulação do sistema elétrico e a linguagem VHDL (Very High Speed Integrated Circuit Description Language) para o desenvolvimento do sistema de gerenciamento e controle da rede de distribuição (Distribution Management System and Control - DMS&C), através de um dispositivo FPGA (Field Programmable Gate Array). Ambas as linguagens de descrição de hardware VHDL e VHDL-AMS (VHDL analog and mixed-signal), juntamente com as informações do sistema elétrico de distribuição, tornam possível a simulação em tempo real e controle de alimentadores de distribuição de energia elétrica. A GUI na plataforma VHDL-AMS, além de executar a simulação do sistema elétrico de distribuição, envolve dois processos: 1) Importação de todos os parâmetros do sistema de distribuição real, a partir de um arquivo de texto, possibilitando a alteração de quaisquer dados deste alimentador de distribuição em ambiente VHDL-AMS e 2) Envio dos dados de controle necessários para o dispositivo FPGA. O DMS&C desenvolvido está focado no gerenciamento do perfil de tensão do alimentador admitido como estudo de caso, realizado através de um dispositivo FPGA, o qual dispõe como prioridade o controle do regulador de tensão do sistema de distribuição, com base na comutação de TAP do mesmo. Neste... / This doctoral thesis is based on current need and global trend in the search for making smarter electric power distribution systems. For this reason, the objective of this work is to develop a Real-Time Simulation and Control (RTSC) architecture of electrical distribution feeders, in order to analyze power quality and improve the control actions in distribution systems, to increase power system reliability, and sustainability. The RTSC architecture uses VHDL-AMS platform as graphical user interface (GUI) to develop the simulation of the electrical system and VHDL (Very High Speed Integrated Circuit Description Language) language for developing the Distribution Management System and Control (DMS&C) through a FPGA device. Both VHDL and VHDL-AMS (VHDL analog and mixed-signal) hardware description languages along with electric distribution system information make possible the real-time simulation and control for electrical distribution feeders. The GUI in VHDL-AMS platform, which, besides running the simulation of the electrical distribution system, involves two processes: 1) Import of all parameters of the distribution system from a text file, making it possible to change any data of this distribution feeder into a VHDL-AMS environment, and 2) Sending necessary control data to the FPGA device. The developed DMS&C is focused on voltage profile management of admitted feeder as a case study, performed through a FPGA device, which provides as priority control of the distribution system voltage regulator, based on the voltage regulator TAP switching. In this context, DMS&C was developed to propose feeder voltage level regulation actions to the distribution system real controller, considering the real feeder characteristics, with concentrated loads and network reduction, for constituting the case study of this thesis. It stands out as the main contribution of this thesis work, the presentation of a novel real-time simulation and control ...

Este trabalho tem como finalidade realizar uma análise teórica dos processos envolvidos na decodificação de códigos de bloco lineares por meio de conjuntos de informação visando otimizar esses procedimentos para viabilizar sua implementação em hardware de forma eficiente através do uso de FPGAs (do inglês Field Programmable Gate Array). Em especial, quatro contribuições são apresentadas com essa finalidade: uma versão modificada do algorítimo de Dorsch, um conjunto de algoritmos para determinar as candidatas mais prováveis e dimensionar sua quantidade de acordo com o ganho de codificação desejado aproximando seu desempenho ao do decodificador de máxima verossimilhança, uma versão implementável em hardware do critério de parada BGW (das iniciais dos autores: Barros, Godoy e Wille) e a obtenção de critérios para o dimensionamento da quantidade de intervalos de quantização a utilizar. / The purpose of this work is to undertake a theoretical analysis of the processes involved in soft-decision decoding of linear block codes using the information set approach aiming at an efficient hardware implementation in FPGAs (Field Programmable Gate Arrays). Accordingly, four contributions to this goal are presented: a modified version of the Dorsch algorithm, a set of algorithms to determine the most reliable candidates and to gauge their quantity according desired coding gain, approaching its performance to the maximum likelihood decoder, a hardware implementable version of the BGW (from the authors initials: Barros, Godoy e Wille) stop rule and the attainment of design criteria for the number of quantization intervals to apply.

Este trabalho tem como finalidade realizar uma análise teórica dos processos envolvidos na decodificação de códigos de bloco lineares por meio de conjuntos de informação visando otimizar esses procedimentos para viabilizar sua implementação em hardware de forma eficiente através do uso de FPGAs (do inglês Field Programmable Gate Array). Em especial, quatro contribuições são apresentadas com essa finalidade: uma versão modificada do algorítimo de Dorsch, um conjunto de algoritmos para determinar as candidatas mais prováveis e dimensionar sua quantidade de acordo com o ganho de codificação desejado aproximando seu desempenho ao do decodificador de máxima verossimilhança, uma versão implementável em hardware do critério de parada BGW (das iniciais dos autores: Barros, Godoy e Wille) e a obtenção de critérios para o dimensionamento da quantidade de intervalos de quantização a utilizar. / The purpose of this work is to undertake a theoretical analysis of the processes involved in soft-decision decoding of linear block codes using the information set approach aiming at an efficient hardware implementation in FPGAs (Field Programmable Gate Arrays). Accordingly, four contributions to this goal are presented: a modified version of the Dorsch algorithm, a set of algorithms to determine the most reliable candidates and to gauge their quantity according desired coding gain, approaching its performance to the maximum likelihood decoder, a hardware implementable version of the BGW (from the authors initials: Barros, Godoy e Wille) stop rule and the attainment of design criteria for the number of quantization intervals to apply.

Tese (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2014. / Submitted by Ana Cristina Barbosa da Silva (annabds@hotmail.com) on 2015-02-05T19:32:33Z No. of bitstreams: 1 2014_JanierAriasGarcia.pdf: 8205911 bytes, checksum: 00c3c9fa745973ef6449ed0140ab2963 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2015-05-18T13:42:43Z (GMT) No. of bitstreams: 1 2014_JanierAriasGarcia.pdf: 8205911 bytes, checksum: 00c3c9fa745973ef6449ed0140ab2963 (MD5) / Made available in DSpace on 2015-05-18T13:42:43Z (GMT). No. of bitstreams: 1 2014_JanierAriasGarcia.pdf: 8205911 bytes, checksum: 00c3c9fa745973ef6449ed0140ab2963 (MD5) / Este trabalho apresenta um estudo da implementação de operadores matriciais para solução numérica de sistemas lineares em FPGAs (Field Programmable Gate Arrays). As arquiteturas foram baseadas nos métodos diretos QR, de Schur, assim como na Eliminação Gaussiana. Os métodos foram desenvolvidos usando topologias orientadas a controle e fluxo de dados com representação aritmética de ponto flutuante, permitindo explorar o paralelismo intrínseco dos diferentes algoritmos para solução de sistemas lineares. Desta forma, mantendo o controle da propagação do erro e ganhos de desempenho em termos do tempo de execução, visando a sua aplicabilidade em problemas inversos. As arquiteturas foram desenvolvidas para obter a inversa de uma matriz assim como a solução de um sistema de equações lineares, baseados no método de eliminação Gaussiana (ou sua variante Gauss-Jordan). Além disso, neste trabalho foi proposta e implementada uma nova arquitetura baseada no método de Schur formada pelos seguintes circuitos: QRD-MGS (QR Decomposition via Modified Gram-Schmidt), MMM (Multiplicação Matriz-Matriz) e MDTM (Multiplicação-Diagonal-Transposta-Matriz). Adicionalmente, estudos de consumo de recursos para diferentes tamanhos de matrizes assim como uma análise da propagação do erro foram realizados no intuito de verificar a aplicabilidade dos algoritmos em arquiteturas reconfiguráveis. Neste trabalho, o modulo de Eliminação Gaussiana desenvolvido foi usado para apoiar os cálculos de uma rede neuronal do tipo GMDH na predição da estrutura 3D de uma proteína. Finalmente, foram implementadas duas metodologias, Fusão de Datapath para manter o controle da propaga ção de erro usando apenas uma representação com precisão simples e a Verificação/Validação para realizar uma padronização na validação dessas implementações. ___________________________________________________________________________________ ABSTRACT / This work presents a study on the implementation of matrix operators for the numerical solution of linear systems on FPGAs (Field Programmable Gate Arrays). The architectures were based on direct methods such as QR, Schur as well as the Gaussian elimination. The methods were developed using topologies oriented to both control and to data-flow with a floating point arithmetic representation, exploring the intrinsic parallelism of different algorithms for solving linear systems. Thus, the developed architectures have been achieved maintaining both the control of the error propagation and performance gains in terms of runtime, seeking their applicability in inverse problems. The architectures have been developed to deal with the inverse of a matrix as well as for solving a system of linear equations based on the Gaussian elimination method (or its Gauss-Jordan variant). Additionally, this work has proposed and implemented a novel architecture based on the Schur method composed of the following circuits: QRD-MGS (QR Decomposition via Modi_ed Gram-Schmidt), MMM (Matrix-Matrix Multiplication) and MDTM (Matrix-Diagonal-Transpose-Multiplication). Furthermore, this work presents studies of the resource use for different sizes of matrices as well as the error propagation analysis in order to verify the applicability of the algorithms on reconfigurable hardware. Additionally, the Gaussian elimination module developed in this work was used to support the calculations of a GMDH neural network on an application to predict the 3D structure of a protein. Finally, two methodologies were implemented, the Datapath Fusion to maintain the control of the error propagation using only one representation with single precision and the Verification/Validation to create a benchmark to validate the results of the hardware implementations.

A morfologia matemática é o estudo da forma utilizando as ferramentas da teoria de conjuntos e representa uma área extremamente importante em análise de imagens. Suas operações básicas são a dilatação e a erosão, e através destas é possível realizar outras operações mais complexas. A morfologia matemática fornece ferramentas poderosas para a realização de análise de imagens em baixo nível e tem encontrado aplicações em diversas áreas, tais como: visão robótica, inspeção visual, medicina, análise de textura, entre outras. Muitas destas aplicações requerem processamento em tempo real, e para sua execução de forma eficiente freqüentemente é utilizado hardware dedicado. A análise de imagens em baixo nível geralmente envolve computações repetidas sobre estruturas grandes de dados. Assim, o paralelismo parece ser um atributo necessário de um sistema de hardware capaz de executar eficientemente estas tarefas. As ferramentas da morfologia matemática são bem adequadas à implementação em arquiteturas pipeline. A necessidade de sistemas capazes de realizar o processamento de imagens digitais em tempo real, com o menor custo e tempo de desenvolvimento, tem sido suprida pela tecnologia de dispositivos de lógica programável complexa. Assim, neste trabalho foi projetada e implementada uma arquitetura pipeline dedicada para dilatação e erosão de imagens binárias em tempo real utilizando dispositivos lógicos programáveis de alta capacidade. Esta arquitetura é capaz de processar imagens binárias de 512 x 512 pixels. Os estágios desta arquitetura são flexíveis, permitindo a reprogramação da forma e do tamanho dos elementos estruturantes utilizados nas operações morfológicas. A arquitetura desenvolvida apresentou um desempenho satisfatório, demonstrando ser uma alternativa viável e eficiente. / Mathematical morphology is a very important image analysis area that uses set theory tools to study shapes. The basic operations in mathematical morphology are dilation and erosion, these can be used for more complex operations. Mathematical morphology has powerful tools for low level image processing and has been used in a wide range of applications such as robotic vision, visual inspection, medicine and texture analysis. Low level image processing requires repetitive processing over large data structures, dedicated parallel computing hardware is often used. Complex field programmable logic devices (CPLDs) have increasingly been used for the fast development of real time image processing systems. In this work we present a pipeline architecture for real time erosion and dilation operations, the architecture was developed using high density programmable logic devices. The developed architecture can process 512 x 512 pixels binary images, and has flexible stages that can be reprogrammed according to the shape and size of the structuring elements used in the morphological operations. Tests performed using the architecture demonstrated its good performance and that it is a good and efficient alternative for dedicated morphological image processing operations.

A análise em tempo real de pares de imagens estereoscópicas para extração de características dimensionais da cena tem apresentado crescente interesse, possibilitando robusta navegação robótica e identificação de objetos em cenários dinâmicos. A presente dissertação propõe um método que emprega a análise pixel a pixel e observação de janelas, em pares de imagens estereoscópicas, para extração de denso mapa de disparidades. A arquitetura de processamento proposta é única em sua constituição, misturando elementos de processamento concorrente e seqüencial. O algoritmo estrutura-se em processamento pipeline, permitindo sua implementação em dispositivos de lógica programável e obtenção de resultados em tempo real. / Real-time analysis of stereo images for extraction of dimensional features has been focus of great interest, providing means for autonomous robot navigation and identification of objects in dynamic environments. This work describes a method based in pixel-to-pixel and windows based matching analysis, in stereo images, for constructing dense disparity maps. The proposed processing structure is unique, mixing concurrent and sequential elements. Pipelines structure is employed, targeting implementation in FPGA devices and enabling real-time results.

A análise em tempo real de pares de imagens estereoscópicas para extração de características dimensionais da cena tem apresentado crescente interesse, possibilitando robusta navegação robótica e identificação de objetos em cenários dinâmicos. A presente dissertação propõe um método que emprega a análise pixel a pixel e observação de janelas, em pares de imagens estereoscópicas, para extração de denso mapa de disparidades. A arquitetura de processamento proposta é única em sua constituição, misturando elementos de processamento concorrente e seqüencial. O algoritmo estrutura-se em processamento pipeline, permitindo sua implementação em dispositivos de lógica programável e obtenção de resultados em tempo real. / Real-time analysis of stereo images for extraction of dimensional features has been focus of great interest, providing means for autonomous robot navigation and identification of objects in dynamic environments. This work describes a method based in pixel-to-pixel and windows based matching analysis, in stereo images, for constructing dense disparity maps. The proposed processing structure is unique, mixing concurrent and sequential elements. Pipelines structure is employed, targeting implementation in FPGA devices and enabling real-time results.

Submitted by camilla martins (camillasmmartins@gmail.com) on 2016-12-13T13:41:29Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) / Rejected by Edisangela Bastos (edisangela@ufpa.br), reason: on 2016-12-15T12:10:14Z (GMT) / Submitted by camilla martins (camillasmmartins@gmail.com) on 2016-12-15T13:50:53Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) / Rejected by Edisangela Bastos (edisangela@ufpa.br), reason: on 2016-12-15T14:01:33Z (GMT) / Submitted by camilla martins (camillasmmartins@gmail.com) on 2016-12-15T14:27:31Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) / Approved for entry into archive by Edisangela Bastos (edisangela@ufpa.br) on 2016-12-19T15:40:45Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) / Made available in DSpace on 2016-12-19T15:40:45Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_MetodosExtracaoObjetos.pdf: 4311109 bytes, checksum: 6e08c6d9873edcc3fc808b09600ca4a9 (MD5) Previous issue date: 2009-12-04 / A segmentação de vídeo é um passo fundamental em muitos sistemas de visão, tais como sistemas de vigilância e monitoramento de tráfego. O método denominado subtração da imagem de fundo é comumente utilizado para detecção de objetos em seqüências de vídeo comparando-se cada pixel do quadro corrente com um modelo da imagem de referência. Neste trabalho, apresenta-se uma arquitetura em hardware para segmentação de vídeo desde a etapa de implementação do algoritmo em PC até a elaboração da arquitetura em hardware. O método de segmentação de vídeo destina-se ao processamento de operações em ponto fixo e visa aprimorar o método de detecção de objetos baseado em modelos Gaussianos. Este aprimoramento é realizado por meio da aplicação de uma técnica para compensação das variações das intensidades dos pixels que objetiva reduzir os falsos positivos ocasionados por ruídos ou variações de iluminação. Primeiramente, o algoritmo foi validado em MATLAB em ponto flutuante e em ponto fixo. Em seguida, foi implementado em um arranjo de portas programáveis em campo (FPGA), utilizando um kit desenvolvimento da Altera (DE-2). A arquitetura opera com uma freqüência igual a 100 MHz e processa 30 quadros por segundo com resolução igual é 640 x 507. A capacidade do sistema é demonstrada com várias imagens de teste. / Video segmentation is a fundamental step in many vision systems including video surveillance and traffic monitoring. Background subtraction is a method typically used to segment moving regions in video sequences taken from a static camera by comparing each new frame to a model of the scene background. In this paper, a hardware system for video segmentation is proposed from algorithm to hardware architecture level. The video segmentation algorithm is aimed at fixed-point operations and improves a Gaussian background model by applying a two-stage linear compensation procedure to remove the undesirable subtraction results from noise and illumination changes. First, the algorithm was validated in MATLAB. Then, it was prototyped on an Altera field-programmable gate array platform (DE-2). At a clock rate of 100 MHz, the architecture can process 30 frames per second, where the image resolution is 640 x 507 pixels. The capability of the system is demonstrated for several video sequences.