O paradigma Network Function Virtualization (NFV) promete tornar as redes de computadores mais escaláveis e flexíveis, através do desacoplamento das funções de rede de hardware dedicado e fornecedor específico. No entanto, funções de rede computacionalmente intensivas podem ser difíceis de virtualizar sem degradação de desempenho. Neste contexto, Field-Programmable Gate Arrays (FPGAs) têm se mostrado uma boa opção para aceleração por hardware de funções de rede virtuais que requerem alta vazão, sem se desviar do conceito de uma infraestrutura NFV que visa alta flexibilidade. A avaliação de expressões regulares é um mecanismo importante e computacionalmente intensivo, usado para realizar Deep Packet Inpection, que pode ser acelerado por FPGA para atender aos requisitos de desempenho. Esta solução, no entanto, apresenta novos desafios em relação aos requisitos de confiabilidade. Particularmente para FPGAs baseados em SRAM, soft errors na memória de configuração são uma ameaça de confiabilidade significativa. Neste trabalho, apresentamos um mecanismo de tolerância a falhas abrangente para lidar com falhas de configuração na funcionalidade de módulos de avaliação de expressões regulares baseados em FPGA. Além disso, é introduzido um mecanismo de correção de erros que considera o posicionamento desses módulos no FPGA para reduzir o tempo de reparo do sistema, melhorando a confiabilidade e a disponibilidade. Os resultados experimentais mostram que a taxa de falha geral e o tempo de reparo do sistema podem ser reduzidos em 95% e 90%, respectivamente, com custos de área e performance admissíveis. / The Network Function Virtualization (NFV) paradigm promises to make computer networks more scalable and flexible by decoupling the network functions (NFs) from dedicated and vendor-specific hardware. However, network and compute intensive NFs may be difficult to virtualize without performance degradation. In this context, Field-Programmable Gate Arrays (FPGAs) have been shown to be a good option for hardware acceleration of virtual NFs that require high throughput, without deviating from the concept of an NFV infrastructure which aims at high flexibility. Regular expression matching is an important and compute intensive mechanism used to perform Deep Packet Inspection, which can be FPGA-accelerated to meet performance constraints. This solution, however, introduces new challenges regarding dependability requirements. Particularly for SRAM-based FPGAs, soft errors on the configuration memory are a significant dependability threat. In this work we present a comprehensive fault tolerance mechanism to deal with configuration faults on the functionality of FPGA-based regular expression matching engines. Moreover, a placement-aware scrubbing mechanism is introduced to reduce the system repair time, improving the system reliability and availability. Experimental results show that the overall failure rate and the system mean time to repair can be reduced in 95% and 90%, respectively, with manageable area and performance costs.

User-programmable, integrated circuits (ICs) e.g. Field Programmable Gate Arrays (FPGAs) are increasingly popular for embedded, high-performance data exploitation. They combine the parallelization capability and processing power of application specific integrated circuits (ASICs) with the exibility, scalability and adaptability of software-based processing solutions. FPGAs provide powerful processing resources due to an optimal adaptation to the target application and a well-balanced ratio of performance, efficiency and parallelization. One drawback of FPGA-based data exploitation is the limited memory capacity of reconfigurable integrated circuits. Large-scale Digital Signal Processor (DSP) FPGAs provide approximately 4MB on-board random access memory (RAM) which is not sufficient to buffer the broadband sensor and result data. Hence, additional external memory is connected to the FPGA to increase on-board storage capacities. External memory devices like double data rate three synchronous dynamic random access memories (DDR3-SDRAM) provide very fast and wide bandwidth interfaces that represent a bottleneck when used in highly parallelized processing architectures. Independent processing modules are demanding concurrent read and write access. Within the master thesis, a concept for the integration of an external DDR3- SDRAM into an FPGA-based parallelized processing architecture is developed and implemented. The solution realizes time division multiple access (TDMA) to the external memory and virtual, low-latency memory extension to the on-board buffer capabilities. The integration of the external RAM does not change the way how on-board buffers are used (control, data-fow).

Orientador: Peter Jurgen Tatsch / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-14T19:07:29Z (GMT). No. of bitstreams: 1 Monte_LuisRenato_M.pdf: 9957740 bytes, checksum: 0889b0686d62fd3269d4a48322410bf6 (MD5) Previous issue date: 2009 / Resumo: Este trabalho apresenta as especificações arquitetônicas e funcionais de uma rede ótica avançada, fundamentada na comutação óptica de rajadas e que objetiva um melhor aproveitamento dos enlaces ópticos e a redução do gargalo eletrônico decorrente das conversões eletro-ópticas. Uma proposta de concepção do núcleo de processamento de dados baseado em dispositivos lógicos programáveis e o projeto dos circuitos utilizados na etapa experimental, que compreendem uma placa comercial e três placas desenvolvidas serão apresentadas. Este trabalho tem como escopo apresentar uma nova arquitetura de rede de chaveamento de rajadas ópticas, seu princípio de funcionamento e a estrutura do nó de chaveamento óptico. É proposta uma estrutura para o núcleo de processamento de dados e apresentado o protótipo desenvolvido para a prova de conceito. / Abstract: This work presents the architectural and functional specifications of a new optical network, based on optical burst switching that aims at the better use of optical links and the reduction of the bottleneck resulting from electro-optics conversions. A proposed design of the core data-processing based on programmable logic devices and design of circuits used in the experimental stage, which include a business board and three boards developed exclusively for this project, will be presented. This work aims to present a new architecture for an optical burst switching network, its basic operation and the structure of an optical switching node. The data processing core structure is proposed and the circuitry prototypes developed to do the proof of concept are presented. / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-11T08:21:02Z (GMT). No. of bitstreams: 1 Pimenta_ValdineyAlves_M.pdf: 5178774 bytes, checksum: 75a2335b2db0969f79ae380d7479bff2 (MD5) Previous issue date: 2008 / Resumo: Contrariando as projeções para crescimento da economia mundial, o mercado de semicondutores cresce de forma acelerada, a uma taxa superior a 10% ao ano, movimentando anualmente mais de 270 bilhões de dólares. Acompanhando este crescimento, a importação de componentes eletrônicos pelo Brasil é um dos ítens que mais contribuem negativamente em sua balança comercial, deixando claro que o país não tem atuado de forma econômicamente interessante neste mercado. Um consórcio formado por 8 das principais universidades brasileiras, chamado BrazilIP, foi criado tendo como principal intuito inserir o Brasil no seleto grupo de países produtores de artefatos em semicondutores, em especial, na produção de componentes na forma de propriedade intelectual (IPs). Este grupo tem alcançado considerável sucesso ao longo dos últimos anos e é o foco da presente dissertação. O autor, que participou dos três primeiros anos de vida deste consór.cio, buscou registrar, na forma de método, as propostas, cursos, documentos e experiências ocorridas durante seu envolvimento. São também apresentados casos reais de aplicação da metodologia no desenvolvimento de um decoder de áudio MP3 e um codificador RSA. Uma das intenções deste trabalho é evitar que todo o conhecimento, adquirido e gerado pelo consórcio, se volatilize, além de permitir, através deste registro e exemplos de seu uso, que o método seja facilmente reaplicado em outras instituições de pesquisa. Somando-se a estas contribuições, didáticas e documentais, a dissertação ainda analisa vários pontos, positivos e negativos, sobre sua utilização e pioneirismo, propondo complementações e aprimoramentos / Abstract: Contrary to the projections ofthe worldwide economy's growth rate, the semiconductor market, estimated in 270 billions of dollars, grows over 10% each year. The electronic components market in Brazil has been growing at the same rate and poses a huge payout for the country in this area, leading to efforts in semiconductor training. The Brazil-IP consortium, formed by 8 of the major universities in Brazil, was created to try to insert the .country into the select group of countries that design semiconductors, focusing on intellectual property (IP) market. This group has achieved a considerable success over the past years and the systematization of its methodology is the focus of this dissertation. The contributions of this work are divided into three groups: (1) It registers the methodology in a reproducible way since the proposals, courses, documents and experiences that took place during the fist years were not put together. Since the author participated in the first three years, he is one of the recommended persons to do that. (2) It also exemplifies the methodology with real case studies, MP3 decoder and RSA, which is small enough to be used as first case exercise for new designers to be trained. (3) Finally it comments, makes suggestions and analyses the positive and negative points of the methodology as applied in the Institute of Computing, proposing enhancements and complementation / Mestrado / Sistemas de Computação / Mestre em Ciência da Computação

Orientador: Luís Geraldo Pedroso Meloni / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-19T09:59:52Z (GMT). No. of bitstreams: 1 Sousa_EriclesRodrigues_M.pdf: 2046025 bytes, checksum: 14fd32eefec8c8da68e3337d5e033567 (MD5) Previous issue date: 2011 / Resumo: Atualmente, aplicações multimídias exigem grande esforço computacional para manipular dados com elevadas taxas de precisão. Visando otimizar a capacidade de processamento sem elevar demasiadamente o custo do desenvolvimento em sistemas embarcados, este trabalho descreve a proposta de uma arquitetura computacional hibrida, para processamento digital de sinais, baseado-se no uso cooperativo entre DSP (Digital Signal Processor) e FPGA (Field Programmable Gate Array). Neste estudo e realizada uma abordagem sobre o uso de um coprocessador para a acelerar rotinas que demandam grande esforço computacional em um DSP. Também e proposto um modelo matemático capaz de mensurar a eficiência do particionamento de códigos processados de forma descentralizada. Para validação da proposta, foi construído um cenários de testes para a estimação de vetores movimento, um dos principais agentes envolvidos no processo de codificação de vídeo em alta definição. A partir do cenário elaborado foi possível constatar a eficiência da arquitetura proposta. Sendo que, considerando um código de referencia otimizado e baseado na descrição feita em [30], obteve-se mais de 97% de eficiência computacional. Assim, este estudo permite concluir que o uso cooperativo entre DSP e FPGA se mostra muito vantajoso devido a possibilidade de unir em um único sistema as vantagens fornecidas por ambos dispositivos, caracterizando um ambiente de total sinergia e de elevada capacidade de computacional / Abstract: Nowadays, multimedia applications require high computational effort to manipulate data with high precision. In order to optimize the processing power without significantly increasing the cost of development in embedded systems, this work describes the proposal for a hybrid computing architecture applied to digital signal processing, based on the cooperative work between DSP (Digital Signal Processor) and FPGA (Field Programmable Gate Array). An approach about the use of coprocessor able to accelerate a process which requires great computational effort of a DSP is provided by this study. It is also describes a mathematical model able to measure the efficiency of a partitioning code processed in a distributed system. To validate our proposal we developed a tested for calculate the motion estimation vector, which is one of key elements involved on high definition video coding. From the elaborated tested, we could found a high efficiency provided by the architecture proposed. Therefore, considering a optimized reference code based on [30], was possible achieve a computing efficiency around 97%. This study show that cooperative work between DSP and FPGA that provides a very advantageous scenario applied to embedded systems, due to joining the features of both devices, building then, a synergy environment of high computing performance / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

Orientador: Eurípedes Guilherme de Oliveira Nóbrega / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecânica / Made available in DSpace on 2018-08-20T08:18:33Z (GMT). No. of bitstreams: 1 Pagano_DaniloMorais_M.pdf: 25950218 bytes, checksum: f9af4571e3d7f1f88caed4d997e809ba (MD5) Previous issue date: 2012 / Resumo: Esta dissertação apresenta um sistema para processamento digital de sinais através de dispositivos de hardware reconfigurável. Uma implementação do algoritmo FFT foi adotada como meio para avaliar o desempenho da arquitetura proposta para o sistema. O processamento digital de sinais tradicionalmente tem um alto custo computacional, pois os algoritmos são implementados em software, o que pode não atender as restrições de tempo de aplicações reais. O objetivo principal deste trabalho é desenvolver uma arquitetura para adquirir os sinais através de módulos de aquisição de dados distribuídos em uma rede e processá-los usando um FPGA. Um microcontrolador da FreeScale Semiconductors'MARCA REGISTRADA' foi adotado como módulo de aquisição de dados, executando um sistema operacional de tempo real (RTOS) para garantir os requisitos temporais. Foi implementado o processador soft-core NIOS 2 da Altera'MARCA REGISTRADA' executando também um RTOS com recursos de comunicação em rede, incluindo um periférico escrito em VHDL para o processamento da FFT usando uma estrutura de pipeline baseada em estágios e comunicação direta ao barramento do processador. A versão em hardware do algoritmo obteve uma redução de até 2000 vezes no tempo de processamento da FFT comparado com a mesma versão implementada em software, alcançando um tempo de processamento de 3.9 microssegundos para sinais discretizados em 256 pontos, quando usado 100MHz de clock. A quantidade de pontos pode ser facilmente aumentada alterando-se apenas o núcleo do periférico desenvolvido, e os resultados permitem adotar a arquitetura proposta para aplicações em tempo real de processamento digital de sinais / Abstract: This work presents a digital signal processing system based on reconfigurable hardware. Implementation of the FFT algorithm is used as a mean to assess the adopted configuration performance. Digital signal processing algorithms are in general software implemented, incurring high computational cost, which may not attend the real-time constraints of real applications. The main objective of this work is to develop an FPGA based architecture to process signals acquired through a distributed network of data acquisition modules. A microcontroller from FreeScale Semiconductors'TRADE MARK' was adopted as data acquisition module, running a real-time operating system (RTOS) to guarantee timing requirements. The soft-core processor NIOS 2 from Altera'TRADE MARK' , also running an RTOS with network communication capabilities, was implemented including a peripheral module written in VHDL for the computation of the FFT, which uses a pipeline-based stage structure and directly communicates with the processor bus. The hardware version of the algorithm achieved a reduction up to 2000 times in the FFT processing time compared to the same version implemented in software, reaching a processing time of 3.9 microseconds for 256 points sampled signals when using 100MHz of clock. The number of points can be easily increased just changing the core of the developed peripheral module, and the results permit to expect adequate real-time application of digital signal processing adopting the proposed configuration / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

Orientador: João Maurício Rosário / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecânica / Made available in DSpace on 2018-08-18T19:32:48Z (GMT). No. of bitstreams: 1 Santos_LucianoAntonioFrezzatto_M.pdf: 5750912 bytes, checksum: c4a22f3fc8b9c19bf5c3cac9557903c4 (MD5) Previous issue date: 2011 / Resumo: Máquinas-ferramenta CNC são dispositivos complexos que executam movimentos automáticos, precisos e consistentes. Com o propósito de aprimorar o desempenho destes dispositivos face às mudanças bruscas de parâmetros agregados a posição, velocidade e aceleração no decurso de determinada trajetória torna-se imprescindível o estudo de novas arquiteturas de controle. A automação flexível permite que dispositivos robóticos mostrem-se cada vez mais velozes, motivando o desenvolvimento de técnicas que possibilitem de modo eficiente a substituição de controladores clássicos do tipo PID. Este estudo propôs-se a implementar um método alternativo para acionamento de um dispositivo cartesiano CNC de alta precisão com ênfase no desenvolvimento de um ambiente computacional para planejamento de movimentos e síntese de controladores. A geração de movimentos foi realizada por meio de um método de interpolação por splines que garantiu a continuidade e a suavidade dos perfis de trajetória. Para garantir que tais perfis fossem corretamente executados pelo dispositivo cartesiano, dois métodos de controle baseados no modelo do sistema foram implementados de forma a estabelecer comparação entre seus desempenhos. Em seguida, concebeu-se um ambiente de simulação com arquitetura aberta e flexível, o qual permitiu validar as estratégias propostas além de analisar a influência que perturbações externas causavam sobre o comportamento do dispositivo cartesiano. Tendo as estratégias sido validadas, procedeu-se à implementação em dispositivo físico utilizando uma placa FPGA para embarcar os controladores sintetizados. Os resultados mostraram que as estratégias propostas apresentaram bom desempenho quando empregadas junto ao dispositivo cartesiano CNC. Outrossim, o ferramental desenvolvido no estudo é suficientemente genérico para ser estendido a outras aplicações utilizando máquinas-ferramenta CNC / Abstract: CNC machine tools are complex devices that execute automatic, precise and consistent movements. Aiming to improve the performance of these devices due to sudden changes on parameters associated to position, speed and acceleration while performing a given trajectory, it becomes indispensable the study of new control architectures. The flexible automation allows faster robotic devices, motivating the development of techniques that efficiently substitute classic PID controllers. This study aimed to implement an alternative method for driving a high-precision CNC cartesian device focusing on the development of a computing environment for movement planning and synthesis of controllers. The movement generation was performed by means of a spline interpolation method that ensured the continuity and smoothness of trajectory profiles. To ensure that these profiles were correctly executed by the cartesian device, two control techniques based on the model of the system were implemented in order to establish comparisons between their performances. Then, a simulation environment with open and flexible architecture was conceived, which allowed the validation of the proposed techniques besides analyzing the influence of external disturbances on the cartesian device behavior. Having the strategies been validated, the implementation in physical device was done using a FPGA board to embed the synthesized controllers. The results showed that the proposed strategies had good performance when applied to the CNC cartesian device. Furthermore, the tools developed in the study are general enough to be extended to other applications using CNC machine tools / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

Orientador: Eurípedes Guilherme de Oliveira Nóbrega / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecânica / Made available in DSpace on 2018-08-27T23:49:29Z (GMT). No. of bitstreams: 1 Almeida_CarlosCaetanode_M.pdf: 5316196 bytes, checksum: 8c3ec7a0c5709f2507df4dbc54c137b0 (MD5) Previous issue date: 2015 / Resumo: Esta dissertação apresenta o estudo de uma arquitetura para o processamento digital de imagens, desenvolvido através de dispositivos de hardware programável, no caso FPGA, para a implementação eficiente no domínio do tempo do algoritmo da convolução discreta, que permita sua integração em redes neurais de convolução com múltiplas camadas, conhecidas como ConvNets, visando sua aplicação na área de visão computacional. A implementação em software pode acarretar elevado custo computacional de muitos algoritmos, o que pode não atender às restrições de aplicações em tempo real, logo o uso de implementações em FPGA torna-se uma ferramenta atraente. A convolução 2D na área de visão computacional é um desses algoritmos. O uso de FPGA permite a adoção de execução concorrente para os algoritmos, por ser em hardware, possibilitando que as redes de convolução possam vir a ser adotadas em sistemas embarcados de visão computacional. Neste trabalho de pesquisa foram estudadas duas soluções. Na primeira foi implementado no FPGA o processador soft core NIOS II®, e programado o algoritmo. Na segunda solução, foi desenvolvida uma configuração em que o algoritmo foi implementado diretamente em hardware, sem a necessidade de um microprocessador tradicional. Os resultados mostram que uma redução expressiva do tempo de processamento pode ser esperada em aplicações reais. Na continuidade do trabalho, deverá ser implementado e testado o algoritmo completo como parte de uma aplicação de redes ConvNets / Abstract: This research work presents a study of the architecture applied to image processing, using programmable hardware devices, in this case FPGA, to an efficient implementation of the time domain discrete convolution algorithm, which enables its integration into multiple layers networks, known as ConvNets, aiming applications of computational vision. For some algorithms, the software implementation can imply high computational costs, which may not satisfy specific real time restrictions, which turns FPGA adoption an attractive solution. Image processing application of 2D convolution is one of these algorithms. Hardware implementation using FPGA can adopt algorithm concurrency, habilitating convolution nets to be adopted in embedded systems for computer vision applications. In this research work, two different solutions were studied. In the first solution, a soft core NIOS II® processor was implemented in a FPGA, and the convolution algorithm programmed. In the second solution, a complete hardware implemented algorithm was developed, exempting the need for a regular processor. Results show that an expressive processing time reduction may be expected in real applications. In the continuity of the research work, a complete ConvNet will be implemented and the convolution algorithm application tested in a more realistic condition / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

Radiation effects encountered in space or aviation environments can affect the configuration bits in Field Programmable Gate Arrays (FPGA) causing errors in FPGA output. One method of increasing FPGA reliability in radiation environments includes adding redundant logic to mask errors and allow time for repair. Despite the redundancy added with triple modular redundancy (TMR) and configuration scrubbing there exist some configuration bits that individually affect multiple TMR domains causing errors in FPGA output. A new tool called DeBit is introduced that identifies hardware resources associated with a single bit failure. This tool identifies a novel failure mode involving global routing resources and the failure mode is verified through a series of directed tests on global routing resources. Lastly, a mitigation strategy is proposed and tested on a single error in a triple modular redundancy (TMR) design.

The field of FPGA design is ever-growing due to costs being lower than that of ASICs, as well as the time and cost of development. Creating programs to run on them is equally important as developing the devices themselves. Utilizing the increase in performance over software, as well as the ease of reprogramming the device, has led to complex concepts and algorithms that would otherwise be very time-consuming when implemented on software. One such focus has been towards a search and optimization algorithm called the genetic algorithm. The proposed approach is to take an existing application of the genetic algorithm on an FPGA, developed by Fernando et al. [1], and create several instances of it to make a parallel genetic algorithm engine. The genetic algorithm cores are interfaced with a controller module that will control the flow of data between them to implement the parallel execution. Both coarse-grained and fine-grained parallelism are tested and results collected to find the best performance when compared to the single core design. Initial experimental results show some improvement over the number of generations required to reach the optimal fitness level, as well as more significant improvement for the number of generations needed for the average fitness to reach the optimal level.