Ce mémoire est consacré à la description détaillée d’une couche physique implémentée sur une plateforme FPGA. La couche physique intègre plusieurs des technologies présentes dans les standards de télécommunication de dernière génération. Tout d’abord, un survol des technologies OFDM et MIMO est effectué puisque que ces deux technologies sont d’une grande importance dans les télécommunications d’aujourd’hui. Par la suite, une description du matériel utilisé pour tester le bon fonctionnement de la couche physique est effectuée. Une bonne partie du mémoire sera consacrée à la description de la couche physique déployée. Un schéma-bloc détaillé de cette dernière est présenté. La couche physique est divisée principalement en deux parties : le transmetteur et le récepteur. Au niveau du transmetteur, la structure du paquet généré sera présentée ainsi que les différents symboles d’acquisition et d’estimation de canal. Du côté du récepteur, nous nous attarderons aux algorithmes mis en œuvres afin d’effectuer le décodage d’un paquet. L’algorithme de contrôle de gain automatique, l’estimateur de déviation fréquentiel de la porteuse, le détecteur de début de paquet et l’estimateur de canal seront présentés. Enfin, des courbes démontrant le taux d’erreurs de bit dans du bruit blanc gaussien additif seront présentées et comparées avec les courbes théoriques. Une discussion sur les résultats suivra ainsi qu’une liste de suggestions afin de porter plus loin la couche physique. / This report is focused on a detailed description of a physical layer implemented on an FPGA platform. The physical layer integrates many of the up to date technologies used in the latest generation telecommunication standards. First of all, an overview of the OFDM and MIMO technologies is presented since both technologies are very important in today’s telecommunications. Thereafter, there is a description of the hardware used to test the proper functioning of the physical layer. The major part of this report is aimed toward the description of the physical layer itself. A detailed block diagram of the latter is presented. The physical layer is divided in two main sections: the transmitter and the receiver. Regarding the transmitter, the structure of the generated packet is presented together with the acquisition and channel estimation symbols. On the receiver side, we will focus on the implemented algorithms to decode a packet. The automatic gain control algorithm, the carrier frequency offset estimator, the block boundary detector and the channel estimator are detailed. Finally, binary error rate curves in an additive white Gaussian noise channel will be presented and compared to theoretical curves. A discussion about the obtained results will follow as well as a list of the future improvements which could be made to take the physical layer further.

Durant la dernière décennie, Les jeux massivement multijoueurs (MMOGs) sont devenus extrêmement populaires et comptent désormais plus de 20 millions d'utilisateurs actifs à travers le monde. Les MMOGs sont des systèmes distribués ayant des contraintes applicatives fortes en terme de cohérence de données, persistance, réactivité et passage à l'échelle. L'évolution des besoins applicatifs du MMOG au cours du temps est difficilement prévisible car dépendante du comportement des joueurs dans le monde virtuel. C'est pourquoi, malgré un important effort de recherche dans le domaine, aucune des architectures proposées ne satisfait pleinement toutes les contraintes requises. Cette thèse explore les capacités des architectures distribuées à s'adapter à la charge applicative grâce à une prise en compte du comportement des joueurs lors de l'exécution. Le système est alors capable de détecter des évolutions qui sont difficiles à prévoir à priori, et dynamiquement allouer les ressources nécessaires à l'application. Nous décrivons différentes techniques de surveillance des joueurs et proposons des moyens de prendre en compte ces informations au niveau de l'architecture. Nos expériences, effectuées dans des conditions réalistes, montrent que nos mécanismes ont un surcoût limité et permettent d'améliorer les performances globales du système.

L'utilisation des accélérateurs reconfigurables, pour la conception de system-on-chip hétérogènes, offre des possibilités intéressantes d'augmentation des performances et de réduction de la consommation d'énergie. En effet, ces accélérateurs sont couramment utilisés en complément d'un (ou de plusieurs) processeur(s) pour permettre de décharger celui-ci (ceux-ci) des calculs intensifs et des traitements de flots de données. Le concept de reconfiguration dynamique, supporté par certains constructeurs de FPGA, permet d'envisager des systèmes beaucoup plus flexibles en offrant notamment la possibilité de séquencer temporellement l'exécution de blocs de calcul sur la même surface de silicium, réduisant alors les besoins en ressources d'exécution. Cependant, la reconfiguration dynamique n'est pas sans impact sur les performances globales du système et il est difficile d'estimer la répercussion des décisions de configuration sur la consommation d'énergie. L'objectif principal de cette thèse consiste à proposer une méthodologie d'exploration permettant d'évaluer l'impact des choix d'implémentation des différentes tâches d'une application sur un system-on-chip contenant une ressource reconfigurable dynamiquement, en vue d'optimiser la consommation d'énergie ou le temps d'exécution. Pour cela, nous avons établi des modèles de consommation des composants reconfigurables, en particulier les FPGAs, qui permettent d'aider le concepteur dans son design. À l'aide d'une méthodologie de mesure sur Virtex-5, nous montrons dans un premier temps qu'il est possible de générer des accélérateurs matériels de tailles variées ayant des performances temporelles et énergétiques diverses. Puis, afin de quantifier les coûts d'implémentation de ces accélérateurs, nous construisons trois modèles de consommation de la reconfiguration dynamique partielle. Finalement, à partir des modèles définis et des accélérateurs produits, nous développons un algorithme d'exploration des solutions d'implémentation pour un système complet. En s'appuyant sur une plate-forme de modélisation à haut niveau, celui-ci analyse les coûts d'implémentation des tâches et leur exécution sur les différentes ressources disponibles (processeur ou région configurable). Les solutions offrant les meilleures performances en fonction des contraintes de conception sont retenues pour être exploitées.

Les filtres non-linéaires de rang sont souvent utilisés dans le but de rehausser la qualité d'une image numérique. Leur application permet de faciliter l'interprétation visuelle et la compréhension du contenu des images que ce soit pour un opérateur humain ou pour un traitement automatique ultérieur. Dans le pipeline d'une chaîne habituelle de traitement des images, ces filtres sont appliqués généralement dans la phase de pré-traitement, juste après l'acquisition et avant le traitement et l'analyse d'image proprement dit.<p>Les filtres de rang sont considérés comme un important goulot d'étranglement dans la chaîne de traitement, à cause du tri des pixels dans chaque voisinage, à effectuer pour tout pixel de l'image. Les temps de calcul augmentent de façon significative avec la taille de l'image à traiter, la taille du voisinage considéré et lorsque le rang approche la médiane.<p>Cette thèse propose deux solutions à l'accélération du temps de traitement des filtres de rang.<p>La première solution vise l'exploitation des différents niveaux de parallélisme des ordinateurs personnels d'aujourd'hui, notamment le parallélisme de données et le parallélisme inter-processeurs. Une telle approche présente un facteur d'accélération de l'ordre de 10 par rapport à une approche classique qui fait abstraction du matériel grâce aux compilateurs des langages évolués. Si le débit résultant des pixels traités, de l'ordre d'une dizaine de millions de pixels par seconde, permet de travailler en temps réel avec des applications vidéo, peu de temps reste pour d'autres traitements dans la chaîne.<p>La deuxième solution proposée est basée sur le concept de calcul reconfigurable et réalisée à l'aide des circuits FPGA (Field Programmable Gate Array). Le système décrit combine les algorithmes de type bit-série et la haute densité des circuits FPGA actuels. Il en résulte un système de traitement hautement parallèle, impliquant des centaines d'unités de traitement par circuit FPGA et permet d'arriver à un facteur d'accélération supplémentaire de l'ordre de 10 par rapport à la première solution présentée. Un tel système, inséré entre une source d'image numérique et un système hôte, effectue le calcul des filtres de rang avec un débit de l'ordre de centaine de millions de pixels par seconde. / Doctorat en sciences appliquées / info:eu-repo/semantics/nonPublished