Ce mémoire présente les étapes qui ont mené à la conception et l'implémentation d'un accélérateur matériel d'un réseau de neurones qui sera chargé de la modélisation d'un environnement virtuel dans un simulateur de type "Hardware-in-the-Loop" (HIL). Ce module aura pour but d'offrir un environnement crédible à l'unité de contrôle électronique (ECU) testée sous la forme des signaux d'entrée requis par celle-ci. Cette crédibilité devra être reflétée autant au niveau de l'intégrité des prédictions qu'à celui de la latence de réponse aux actions de l'ECU. Ainsi, le modèle d'apprentissage machine sélectionné devra avoir une charge de calcul relativement légère à l'inférence. Puisque le système désiré devra posséder un haut niveau de portabilité et de réutilisabilité pour permettre l'intégration de différents ECU, le modèle devra être entraînable avec une quantité de données limitée. Suivant ces critères et restrictions, plusieurs architectures de réseaux de neurones furent initialement sélectionnées selon leur succès dans la littérature dans des contextes similaires à celui présenté. Les réseaux de type LSTM, GRU, TCN et NARX furent évalués et comparés sur une tâche de régression de séquences nécessitant la génération de signaux représentant les dynamiques d'un véhicule en freinage équipé d'un système ABS. Le modèle TCN fut capable de démontrer les meilleurs résultats sur la tâche en question comparativement aux autres réseaux. Une technique de régularisation utilisant la différentiation numérique des prédictions fut conçue et appliquée à l'entraînement du modèle afin de promouvoir la génération de signaux plus crédibles. Le réseau TCN fut finalement implémenté sur un accélérateur matériel utilisant les technologies FPGA afin de minimiser la latence des prédictions dans le système HIL. Le produit final permet d'offrir une prédiction du prochain état de l'environnement virtuel après 4.45 μs de latence. Cette valeur ne représente que l'inférence du modèle et omet la latence de communication et de conversion des signaux entre le module de prédiction et l'ECU testé. / This thesis presents the design and implementation of a hardware accelerator for a neural network that will be responsible for modeling a virtual environment in a Hardwarein- the-Loop simulator (HIL). This module aims to provide a credible environment to the electronic control unit (ECU) under test in the form of the input signals required by it. This credibility is reflected both in the integrity of the predictions and in the response latency to ECU actions. Thus, the selected machine learning model has a relatively light computational load at inference. Since the desired system possesses a high level of portability and reusability to allow the integration of different ECUs, the model remains trainable with limited data. Following these criteria and restrictions, several neural network architectures were initially selected according to their success in the literature in contexts similar to the one presented. LSTM, GRU, TCN and NARX architectures were evaluated and compared on a sequence regression task requiring generating signals representing the dynamics of a braking vehicle equipped with an ABS. The TCN model demonstrated the best results on the task in question compared to the other networks. A regularization technique using numerical differentiation of predictions was designed and applied to model training to promote the generation of more believable signals. The TCN network was finally implemented on a hardware accelerator using FPGA technologies to minimize the latency of the predictions in the HIL system. The final product makes it possible to offer a prediction of the next state of the virtual environment after 4.45 μs of latency. This value only represents the model inference and omits the communication and signal conversion latency between the prediction module and the ECU under test.

Les innovations technologiques des dernières décennies en matière d'électronique tant au niveau du traitement numérique de l'information que de la gestion de l'énergie ont contribué à une révolution majeure dans la conversion d'énergie électromécanique: celle des entraînements à vitesse variable (EVV). L'amélioration des plateformes de calculs et des techniques de commande ont grandement amélioré la performance dynamique des moteurs électriques à courant alternatif notamment grâce à la commande vectorielle. Cependant, la littérature contient relativement peu d'études sur l'utilisation de la commande vectorielle comme un moyen d'améliorer la performance énergétique des EVV de machines asynchrones: c'est à l'étude et à l'avancement de ce domaine de connaissances que cette thèse est consacrée. L'état de l'art contient plusieurs avancées sur la modélisation des pertes dans la machine et la plupart des stratégies de commande énergétiquement optimales (SCEO) reposent sur l'ajustement optimal du flux dans la machine basé sur un modèle des pertes. La proposition d'avancement de cette thèse ne repose pas sur l'amélioration de la qualité d'un modèle de pertes de la machine, mais plutôt sur les moyens d'intégrer efficacement ce modèle des pertes dans le système de commande. Dans cette perspective, nous démontrons une propriété intéressante des réseaux de neurones artificiels (RNA) de type perceptron multicouche qui ouvre de nouvelles possibilités en matière d'intégration de fonctionnalités au système de commande et ce, sans coût supplémentaire. Deux nouvelles fonctionnalités sont ainsi proposées: l'amélioration de l'efficacité énergétique du système sur toute la plage de charge par l'utilisation judicieuse d'une technique de modulation discontinue et l'amélioration de la stabilité du système par l'intégration d'un nouveau détecteur de régime permanent. Ces propositions d'avancement sont validées en simulation et sur un banc d'essai expérimental composé d'un système de commande à base de FPGA. Ce type de circuit logique reprogrammable permet la mise en oeuvre d'architectures de systèmes parallèles qui conviennent tout à fait aux systèmes à base de RNA et aux architectures avancées de systèmes d'EVV.

Ce travail s’inscrit dans le cadre du projet de recherche achevant le cycle de formation des étudiants de maîtrise en génie électrique avec mémoire à l’Université Laval. Ce projet a été effectué au sein de la Faculté des sciences et de génie et le Centre d’optique, photonique et laser (COPL) de l’université Laval. À cet effet, ce mémoire contient les axes majeurs nécessaires pour une étude comparative et expérimentale des techniques d’analyse du minerai de phosphate (MP). L’objectif est de déterminer la technique la plus efficace à adopter pour mettre en place une solution in situ. Une proposition d’un système LIBS à base de FPGA pour la mesure de P2O5 est également présentée ainsi que sa conception. Tout d’abord, ce mémoire présente le contexte du projet pour bien comprendre la problématique et la motivation, ainsi que les objectifs et l’importance de mettre en place une solution in situ pour l’analyse du minerai de phosphate. Ceci nous a permis d’identifier le besoin et de repérer les exigences attendues. Aussi, le présent travail couvre une revue de littérature détaillée sur les méthodes classiques d’analyse du minerai de phosphate au laboratoire, et les techniques multi élémentaires qui permettent d’analyser plusieurs composés avec un seul équipement. La faisabilité d’utiliser une de ces techniques pour répondre au besoin a été présentée dans ce travail. Pour ce faire nous avons vérifié les limitations des trois techniques recommandées pour l’analyse des minéraux. Il s’agit des techniques ICP, XRF et LIBS. Les résultats montrent que l’XRF est incapable de quantifier les éléments légers dont le nombre atomique est inférieur à 11, alors que la LIBS permet d’avoir des résultats rapides et précis pour la majorité des éléments présents dans le minerai du phosphate. À la fin de ce mémoire, nous présentons une proposition d’un système LIBS à base de FPGA pour la mesure de P2O5 (qui est l’élément le plus important dans le minerai du phosphate) / This work is part of the research project completing the training cycle of research master at Laval University. This project was carried out within the Faculty of Science and Engineering and the Center of Optics, Photonics, and Laser (COPL). To this end, this report contains the major axes necessary for a comparative and experimental study of phosphate ore techniques analysis. The objective is to determine the most efficient technique to adopt to implement an in-situ solution. At the end of this report, we will introduce a proposal for LIBS system based on FPGA board for P2O5 measurement. First, this report presents the context of the project to understand the problem and the motivation, as well as the objectives and importance of setting up an on-line solution for the analysis of phosphate ore. Allowed us to describe the need and identify the expected requirements. Secondly, the present work covers a detailed literature review about conventional methods of analyzing phosphate ore in the laboratory, and multi-elemental techniques used to analyze several compounds with a single equipment. This work presents also the feasibility of using one of these techniques to meet the need. To do this, we have checked the limitations of the most three recommended techniques for mineral analysis. These are ICP, XRF and LIBS techniques. The results show that the XRF is unable to quantify the light elements whose atomic number is less than 11, while the LIBS allows having fast and accurate results for the majority of the elements existing in the phosphate ore. At the end of this dissertation, we present a proposal of an FPGA-based LIBS system or the measurement of P2O5 (which is the most important element in phosphate ore).

L'utilisation des accélérateurs reconfigurables, pour la conception de system-on-chip hétérogènes, offre des possibilités intéressantes d'augmentation des performances et de réduction de la consommation d'énergie. En effet, ces accélérateurs sont couramment utilisés en complément d'un (ou de plusieurs) processeur(s) pour permettre de décharger celui-ci (ceux-ci) des calculs intensifs et des traitements de flots de données. Le concept de reconfiguration dynamique, supporté par certains constructeurs de FPGA, permet d'envisager des systèmes beaucoup plus flexibles en offrant notamment la possibilité de séquencer temporellement l'exécution de blocs de calcul sur la même surface de silicium, réduisant alors les besoins en ressources d'exécution. Cependant, la reconfiguration dynamique n'est pas sans impact sur les performances globales du système et il est difficile d'estimer la répercussion des décisions de configuration sur la consommation d'énergie. L'objectif principal de cette thèse consiste à proposer une méthodologie d'exploration permettant d'évaluer l'impact des choix d'implémentation des différentes tâches d'une application sur un system-on-chip contenant une ressource reconfigurable dynamiquement, en vue d'optimiser la consommation d'énergie ou le temps d'exécution. Pour cela, nous avons établi des modèles de consommation des composants reconfigurables, en particulier les FPGAs, qui permettent d'aider le concepteur dans son design. À l'aide d'une méthodologie de mesure sur Virtex-5, nous montrons dans un premier temps qu'il est possible de générer des accélérateurs matériels de tailles variées ayant des performances temporelles et énergétiques diverses. Puis, afin de quantifier les coûts d'implémentation de ces accélérateurs, nous construisons trois modèles de consommation de la reconfiguration dynamique partielle. Finalement, à partir des modèles définis et des accélérateurs produits, nous développons un algorithme d'exploration des solutions d'implémentation pour un système complet. En s'appuyant sur une plate-forme de modélisation à haut niveau, celui-ci analyse les coûts d'implémentation des tâches et leur exécution sur les différentes ressources disponibles (processeur ou région configurable). Les solutions offrant les meilleures performances en fonction des contraintes de conception sont retenues pour être exploitées. / The use of reconfigurable accelerators when designing heterogeneous system-on-chip has the potential to increase performance and reduce energy consumption. Indeed, these accelerators are commonly a adjunct to one (or more) processor(s) and unload intensive computations and treatments. The concept of dynamic reconfiguration, supported by some FPGA vendors, allows to consider more flexible systems including the ability to sequence the execution of accelerators on the same silicon area, while reducing resource requirements. However, dynamic reconfiguration may impact overall system performance and it is hard to estimate the impact of configuration decisions on energy consumption.. The main objective of this thesis is to provide an exploration methodology to assess the impact of implementation choices of tasks of an application on a system-on-chip containing a dynamically reconfigurable resource, to optimize the energy consumption or the processing time. Therefore, we have established consumption models of reconfigurable components, particularly FPGAs, which assists the designer. Using a measurement methodology on Virtex-5, we first show the possibility to generate hardware accelerators of various sizes, execution time and energy consumption. Then, in order to quantify the implementation costs of these accelerators, we build three power models of the dynamic and partial reconfiguration. Finally, from these models, we develop an algorithm for the exploration of implementation and allocation possibilities for a complete system. Based on a high-level modeling platform, the implementation costs of the tasks and their performance on various resources (CPU or reconfigurable region) are analyzed. The solutions with the best characteristics, based on design constraints, are extracted.

On propose une nouvelle approche pour l'optimisation des PLA (réseaux logiques programmes ou programmables) par des méthodes heuristiques réalisant le compactage des matrices ou plans et-ou par une permutation préalable des monômes (ou termes produits) et par brisure de lignes d'entrée-sortie en segments, dits internes, afin de les réorganiser en un nombre réduit de niveaux. Diverses stratégies d'optimisation des circuits VLSI (transparence, déformabilite, connectabilite des blocs) et certaines contraintes influencent les techniques proposées. La nouvelle approche permet l'automatisation du dessin des masques de PLA optimisés en introduisant une nouvelle notion de cellule algorithmique. L'optimisation électrique et géométrique des matrices, des amplificateurs d'entrée, de sortie et d'interface, améliore les performances des PLA tout en gardant leur structure optimisée. Cet ensemble de propositions est la base du système PAOLA, outil de conception assistée testé sur des circuits de complexité d'environ 10 k avec un temps de traitement d'environ 7 minutes pour une réduction de surface de 50%.

Nous étudions le problème de maintenir une distribution donnée de graphes aléatoires après une séquence arbitraire d’insertions et de suppressions de sommets. Dans l’objectif de modéliser l’évolution de réseaux logiques dynamiques,nous travaillons dans un modèle local où l’accès à la liste des sommets est restreint. À la place, nous faisons l’hypothèse d’un accès à une primitive globale qui retourne un sommet aléatoire, choisi uniformément dans l’ensemble total des sommets. Le problème de maintenance a été exploré sur plusieurs modèles simples de graphes aléatoires (graphes d’Erdos–Rényi, graphes basés sur le modèle par paires, graphes k-sortants uniformes). Pour chacun des modèles, un ou plusieurs algorithmes pour la tâche de maintenance ont été décris et analysés ; les plus élaborés de ces algorithmes sont asymptotiquement optimaux. Le problème de maintenance soulève plusieurs problèmes de simulation liés à notre contexte distribué. Nous nous sommes intéressé en particulier à la maintenabilité de distributions de graphes et à la simulabilité de familles de distributions de probabilité sur les entiers, dans le modèle d’aléa présenté.Une attention particulière a été portée sur la simulation efficace de lois spécifiques nous intéressant (certaines lois binomiales). Cette dernière a pu être obtenue en exploitant les propriétés d’un nouvel arbre de génération pour les permutations, que nous avons introduit. / We study the problem of maintaining a given distribution of randomgraphs under an arbitrary sequence of vertex insertions and deletions. Keeping inmind our objective to model the evolution of dynamic logical networks, we work ina local model where we do not have direct access to the list of all vertices. Instead,we assume access to a global primitive that returns a random vertex, chosen uniformlyfrom the whole vertex set. The maintenance problem has been explored onseveral simple random graph models (Erdos–Rényi random graphs, pairing modelbased random graphs, uniform k-out graphs). For each model, one or several updatealgorithms for the maintenance task have been described and analyzed ; the mostelaborate of them are asymptically optimal. The maintenance task rise several simulationissues linked to our distributed context. In particular, we have focused onmaintenability of random graph distributions and simulability of families of probabilitydistributions over integers in our local random model. Special attention hasbeen paid to efficient simulation of particular distributions we were interested in(certain binomial distributions). The latter has been obtained through the use ofproperties of a new generation tree for permutations, which has been introducedalong the way

Les capacités d'auto-reconfiguration des architectures FPGA modernes ouvrent la voie à des applications dynamiques capables d'adapter leur fonctionnement pour répondre à des évènements ponctuels. Les flots de reconfiguration des architectures commerciales sont aujourd'hui aboutis mais limités par des contraintes inhérentes à la complexité de ces circuits. Dans cette thèse, plusieurs contributions sont avancées afin de proposer une architecture FPGA reconfigurable permettant le placement dynamique de tâches matérielles. Dans un premier temps, une représentation intermédiaire des données de configuration de ces tâches, indépendante de leur positionnement final, est présentée. Cette représentation permet notamment d'atteindre des taux de compression allant jusqu'à 11x par rapport à la représentation brute d'une tâche. Un flot de conception basé sur des outils de l'état de l'art accompagne cette représentation et génère des tâches relogeables à partir d'une description haut-niveau. Ensuite, le comportement en ligne de ce mécanisme est étudié. Deux algorithmes permettant le décodage de ces tâches et la génération en temps-réel des données de configuration propres à l'architectures son décrits. Par ailleurs, une amélioration du réseau d'interconnexion d'une architecture FPGA est proposée pour accroître la flexibilité du placement de tâches hétérogènes, avec une augmentation de 10% en moyenne du délai du chemin critique. Enfin, une alternative programmable aux mémoires de configuration de ces circuits est étudiée pour faciliter leur reconfiguration partielle. / The self-reconfiguration capabilities of modern FPGA architectures pave the way for dynamic applications able to adapt to transient events. The CAD flows of modern architectures are nowadays mature but limited by the constraints induced by the complexity of FPGA circuits. In this thesis, multiple contributions are developed to propose an FPGA architecture supporting the dynamic placement of hardware tasks. First, an intermediate representation of these tasks configuration data, independent from their final position, is presented. This representation allows to compress the task data up to 11x with regard to its conventional raw counterpart. An accompanying CAD flow, based on state-of-the-art tools, is proposed to generate relocatable tasks from a high-level description. Then, the online behavior of this mechanism is studied. Two algorithms allowing to decode and create in real-time the conventional bit-stream are described. In addition, an enhancement of the FPGA interconnection network is proposedto increase the placement flexibility of heterogeneous tasks, at the cost of a 10% increase in average of the critical path delay. Eventually, a configurable substitute to the configuration memory found in FPGAs is studied to ease their partial reconfiguration.

Cette thèse traite des problèmes de modélisation, reconnaissance, localisation et utilisation du contexte pour la manipulation d'objets par un robot. Le processus de modélisation se divise en quatre composantes : le système réel, les données capteurs, les propriétés à reproduire et le modèle. En spécifiant chacune des ces composantes, il est possible de définir un processus de modélisation adapté au problème présent, la manipulation d'objets par un robot. Cette analyse mène à l'adoption des descripteurs de texture locaux pour la modélisation. La modélisation basée sur des descripteurs de texture locaux a été abordé dans de nombreux travaux traitant de structure par le mouvement (SfM) ou de cartographie et localisation simultanée (SLAM). Les méthodes existantes incluent Bundler, Roboearth et 123DCatch. Pourtant, aucune de ces méthodes n'a recueilli le consensus. En effet, l'implémentation d'une approche similaire montre que ces outils sont difficiles d'utilisation même pour des utilisateurs experts et qu'ils produisent des modèles d'une haute complexité. Cette complexité est utile pour fournir un modèle robuste aux variations de point de vue. Il existe deux façons pour un modèle d'être robuste : avec le paradigme des vues multiple ou celui des descripteurs forts. Dans le paradigme des vues multiples, le modèle est construit à partir d'un grand nombre de points de vue de l'objet. Le paradigme des descripteurs forts compte sur des descripteurs résistants aux changements de points de vue. Les expériences réalisées montrent que des descripteurs forts permettent d'utiliser un faible nombre de vues, ce qui résulte en un modèle simple. Ces modèles simples n'incluent pas tout les point de vus existants mais les angles morts peuvent être compensés par le fait que le robot est mobile et peut adopter plusieurs points de vue. En se basant sur des modèles simples, il est possible de définir des méthodes de modélisation basées sur des images seules, qui peuvent être récupérées depuis Internet. A titre d'illustration, à partir d'un nom de produit, il est possible de récupérer des manières totalement automatiques des images depuis des magasins en ligne et de modéliser puis localiser les objets désirés. Même avec une modélisation plus simple, dans des cas réel ou de nombreux objets doivent être pris en compte, il se pose des problèmes de stockage et traitement d'une telle masse de données. Cela se décompose en un problème de complexité, il faut traiter de nombreux modèles rapidement, et un problème d'ambiguïté, des modèles peuvent se ressembler. L'impact de ces deux problèmes peut être réduit en utilisant l'information contextuelle. Le contexte est toute information non issue des l'objet lui même et qui aide a la reconnaissance. Ici deux types de contexte sont abordés : le lieu et les objets environnants. Certains objets se trouvent dans certains endroits particuliers. En connaissant ces liens lieu/objet, il est possible de réduire la liste des objets candidats pouvant apparaître dans un lieu donné. Par ailleurs l'apprentissage du lien lieu/objet peut être fait automatiquement par un robot en modélisant puis explorant un environnement. L'information appris peut alors être fusionnée avec l'information visuelle courante pour améliorer la reconnaissance. Dans les cas des objets environnants, un objet peut souvent apparaître au cotés d'autres objets, par exemple une souris et un clavier. En connaissant la fréquence d'apparition d'un objet avec d'autres objets, il est possible de réduire la liste des candidats lors de la reconnaissance. L'utilisation d'un Réseau de Markov Logique est particulièrement adaptée à la fusion de ce type de données. Cette thèse montre la synergie de la robotique et du contexte pour la modélisation, reconnaissance et localisation d'objets. / This Thesis addresses the modeling, recognition, localization and use of context for objects manipulation by a robot. We start by presenting the modeling process and its components: the real system, the sensors' data, the properties to reproduce and the model. We show how, by specifying each of them, one can define a modeling process adapted to the problem at hand, namely object manipulation by a robot. This analysis leads us to the adoption of local textured descriptors for object modeling. Modeling with local textured descriptors is not a new concept, it is the subject of many Structure from Motion (SfM) or Simultaneous Localization and Mapping (SLAM) works. Existing methods include bundler, roboearth modeler and 123DCatch. Still, no method has gained widespread adoption. By implementing a similar approach, we show that they are hard to use even for expert users and produce highly complex models. Such complex techniques are necessary to guaranty the robustness of the model to view point change. There are two ways to handle the problem: the multiple views paradigm and the robust features paradigm. The multiple views paradigm advocate in favor of using a large number of views of the object. The robust feature paradigm relies on robust features able to resist large view point changes. We present a set of experiments to provide an insight into the right balance between both. By varying the number of views and using different features we show that small and fast models can provide robustness to view point changes up to bounded blind spots which can be handled by robotic means. We propose four different methods to build simple models from images only, with as little a priori information as possible. The first one applies to planar or piecewise planar objects and relies on homographies for localization. The second approach is applicable to objects with simple geometry, such as cylinders or spheres, but requires many measures on the object. The third method requires the use of a calibrated 3D sensor but no additional information. The fourth technique doesn't need a priori information at all. We apply this last method to autonomous grocery objects modeling. From images automatically retrieved from a grocery store website, we build a model which allows recognition and localization for tracking. Even using light models, real situations ask for numerous object models to be stored and processed. This poses the problems of complexity, processing multiple models quickly, and ambiguity, distinguishing similar objects. We propose to solve both problems by using contextual information. Contextual information is any information helping the recognition which is not directly provided by sensors. We focus on two contextual cues: the place and the surrounding objects. Some objects are mainly found in some particular places. By knowing the current place, one can restrict the number of possible identities for a given object. We propose a method to autonomously explore a previously labeled environment and establish a correspondence between objects and places. Then this information can be used in a cascade combining simple visual descriptors and context. This experiment shows that, for some objects, recognition can be achieved with as few as two simple features and the location as context. The objects surrounding a given object can also be used as context. Objects like a keyboard, a mouse and a monitor are often close together. We use qualitative spatial descriptors to describe the position of objects with respect to their neighbors. Using a Markov Logic Network, we learn patterns in objects disposition. This information can then be used to recognize an object when surrounding objects are already identified. This Thesis stresses the good match between robotics, context and objects recognition.

Ce mémoire présente l'étude de faisabilité d'un simulateur numérique temps réel de convertisseur de puissance à pas multiple utilisant un circuit Field Programmable Gâte Array. Un faible pas de calcul est utilisé pour augmenter la précision de la simulation de l'électronique de puissance et des autres éléments hautes fréquences. La partie sans commutation du réseau étudié est simulée avec un pas de 50 us sur un PowerPC 405D5. La partie rapide, le convertisseur et la modulation de la largeur d'impulsion, utilise un pas de calcul de 5 \xs et est simulée par un circuit FPGA dédié. Le tout est réalisé dans un Virtex II Pro VP30 de Xilinx. Les résultats obtenus avec ce simulateur sont présentés et validés à l'aide de SimPowerSystems (MATLAB). L'effet du découplage entre la partie 50 u,s et la partie 5 p,s est observé. L'ajout d'éléments réactifs aux points de découplage permet de réduire cet effet.

Ce mémoire est consacré à la description détaillée d’une couche physique implémentée sur une plateforme FPGA. La couche physique intègre plusieurs des technologies présentes dans les standards de télécommunication de dernière génération. Tout d’abord, un survol des technologies OFDM et MIMO est effectué puisque que ces deux technologies sont d’une grande importance dans les télécommunications d’aujourd’hui. Par la suite, une description du matériel utilisé pour tester le bon fonctionnement de la couche physique est effectuée. Une bonne partie du mémoire sera consacrée à la description de la couche physique déployée. Un schéma-bloc détaillé de cette dernière est présenté. La couche physique est divisée principalement en deux parties : le transmetteur et le récepteur. Au niveau du transmetteur, la structure du paquet généré sera présentée ainsi que les différents symboles d’acquisition et d’estimation de canal. Du côté du récepteur, nous nous attarderons aux algorithmes mis en œuvres afin d’effectuer le décodage d’un paquet. L’algorithme de contrôle de gain automatique, l’estimateur de déviation fréquentiel de la porteuse, le détecteur de début de paquet et l’estimateur de canal seront présentés. Enfin, des courbes démontrant le taux d’erreurs de bit dans du bruit blanc gaussien additif seront présentées et comparées avec les courbes théoriques. Une discussion sur les résultats suivra ainsi qu’une liste de suggestions afin de porter plus loin la couche physique. / This report is focused on a detailed description of a physical layer implemented on an FPGA platform. The physical layer integrates many of the up to date technologies used in the latest generation telecommunication standards. First of all, an overview of the OFDM and MIMO technologies is presented since both technologies are very important in today’s telecommunications. Thereafter, there is a description of the hardware used to test the proper functioning of the physical layer. The major part of this report is aimed toward the description of the physical layer itself. A detailed block diagram of the latter is presented. The physical layer is divided in two main sections: the transmitter and the receiver. Regarding the transmitter, the structure of the generated packet is presented together with the acquisition and channel estimation symbols. On the receiver side, we will focus on the implemented algorithms to decode a packet. The automatic gain control algorithm, the carrier frequency offset estimator, the block boundary detector and the channel estimator are detailed. Finally, binary error rate curves in an additive white Gaussian noise channel will be presented and compared to theoretical curves. A discussion about the obtained results will follow as well as a list of the future improvements which could be made to take the physical layer further.