Made available in DSpace on 2019-03-30T00:01:26Z (GMT). No. of bitstreams: 0 Previous issue date: 2018-01-30 / The Internet of Things (IoT) is based on interconnection of intelligent and addressable devices, allowing their autonomy and proactive behavior with Internet connectivity. Data dissemination in IoT usually depends on the application and requires context-aware routing protocols that must include auto-configuration features (which adapt the behavior of the network at runtime, based on context information). This job proposes an approach for IoT route selection using fuzzy logic in order to attain the requirements of specific applications. In this case, fuzzy logic is used to translate in math terms the imprecise information expressed by a set of linguistic rules. For this purpose, four Objective Functions (OFs) are proposed for the Routing Protocol for Low Power and Loss Networks (RPL); such OFs are dynamically selected based on context information. The aforementioned OFs are generated from the fusion of the following metrics: Expected Transmission Count (ETX), Number of Hops (NH), and Energy Consumed (EC). The experiments performed through simulation, associated with the statistical data analysis, conclude that this proposal can provide assurance of data delivery, more energy efficiency, and shorter delay when compared to the available objective functions OF0, MRHOF, ERAOF and OF-FL, considering different contexts of IoT applications. For data delivery, DQCA-OF1(FL) function achieved the best performance, with a delivery ratio about 94% when compared to the DQCA-OF1, OF-FL, ERAOF, MRHOF, and OF0 objective functions, with delivery ratios of 89%, 70%, 67,98%, 65.62%, and 50.4%, respectively. For energy efficiency, the DQCA-OF4 function achieved higher remaining energy (170 joules) compared to the DQCA-OF4(FL), OF-FL, ERAOF, MRHOF, and OF0 objective functions with consumption of 136 joules, 130 joules, 107 joules, 99 joules, and 76 joules, respectively. At delay metric, the proposal shown to be more efficient presenting lower value with to the number of hops (12.23), compared to the DQCA-OF4 (14.97), OF-FL (16.54), ERAOF (18,12), MRHOF (20,42), and OF0 (26.92). Keywords: Internet of Things, Routing, 6LowPAN, Context-aware, Objective Function, Fuzzy System. / A Internet das Coisas (IoT) é baseada na interconexão de dispositivos inteligentes e endereçáveis, permitindo sua autonomia e comportamento proativo com conectividade com a Internet. A disseminação de dados no IoT geralmente depende do aplicativo e requer protocolos de roteamento com reconhecimento de contexto que devem incluir recursos de configuração automática (que adaptam o comportamento da rede em tempo de execução, com base em informações de contexto). Este trabalho propõe uma abordagem para a seleção de rotas IoT usando lógica difusa para atingir os requisitos de aplicativos específicos. Neste caso, a lógica difusa é usada para traduzir em termos matemáticos as informações imprecisas expressas por um conjunto de regras linguísticas. Para este propósito, quatro Funções Objetivas (FO) são propostas para o Protocolo de Roteamento para Redes de Baixa Potência e Perda (RPL); tais FO são selecionados dinamicamente com base em informações de contexto. As FO acima mencionados são gerados a partir da fusão das seguintes métricas: contagem de transmissão esperada (ETX), número de lúpulos (NH) e consumo de energia (EC). Os experimentos realizados através da simulação, associados à análise de dados estatísticos, concluem que esta proposta pode fornecer garantia de entrega de dados, maior eficiência energética e menor atraso em comparação com as funções objetivas disponíveis OF0, MRHOF, ERAOF e OF-FL, considerando diferentes contextos das aplicações IoT. Para a entrega de dados, a função DQCA-OF1 (FL) obteve o melhor desempenho, com uma taxa de entrega de cerca de 94% quando comparada às funções objetivas DQCA-OF1, OF-FL, ERAOF, MRHOF e OF0, com taxas de entrega de 89%, 70%, 67,98%, 65,62% e 50,4%, respectivamente. Para a eficiência energética, a função DQCA-OF4 obteve maior energia remanescente (170 joules) em comparação com as funções objetivas DQCA-OF4 (FL), OF-FL, ERAOF, MRHOF e OF0 com consumo de 136 joules, 130 joules, 107 joules, 99 joules e 76 joules, respectivamente. Na métrica de atraso, a proposta mostrou ser mais eficiente apresentando menor valor com o número de lúpulos (12.23), em comparação com o DQCA-OF4 (14.97), OF-FL (16.54), ERAOF (18,12), MRHOF (20,42) e OF0 (26,92). Palavras-chave: Internet das coisas, roteamento, 6LowPAN, ciente de contexto, função objetivo, sistema fuzzy.

As redes atuais buscam a integração dos serviços e tendem ao IP/MPLS sobre DWDM. No futuro, espera-se que as redes sejam do tipo GMPLS, apresentando melhoria na flexibilidade, capacidade de comutação no meio óptico e também um plano de controle único. Tais redes poderão prover a integração de diferentes camadas e tecnologias, além de reduzirem os custos de operação e de provisionamento. Dentre os muitos aspectos desta nova tecnologia, o trabalho proposto concentra-se no estudo do roteamento óptico em redes GMPLS, verificando a relação existente entre algoritmos RWA e o dimensionamento das mesmas. Pesquisas mostram que, ao tentar estabelecer uma rota numa rede totalmente óptica e com tráfego dinâmico, o bloqueio de conexões e o número de falhas podem limitar o seu desempenho. Realizando-se simulações com algoritmos RWA, é possível determinar o número mínimo de comprimentos de onda e avaliar a melhor topologia de rede para uma determinada probabilidade de bloqueio de conexões e de falhas. Este trabalho mostra como simulações com algoritmos RWA auxiliam no dimensionamento de redes GMPLS permitindo determinar a influência destes algoritmos em seu desempenho. Como principais resultados estão o dimensionamento de recursos, a determinação da carga de tráfego de trabalho e da taxa de falha permitida e a seleção do melhor tipo de algoritmo RWA para a rede de pesquisa Kyatera em duas possíveis fases de sua implementação. / Today's networks seek integration of services and tend towards lean IP/MPLS over DWDM. In the future, it is expected that the networks will tend towards GMPLS with enhanced flexibility and switching capability in the optical layer and a unified control plane. Such networks will provide integration between different network layers and technologies, besides decrease operating and provisioning costs. Among many aspects of this technology, this study concentrates on GMPLS network optical routing, verifying the relationship between RWA algorithms and network dimensioning. Research shows that when attempting to establish a route in an alloptical network with dynamic traffic, connection blocking and failures can limit performance. Through of RWA algorithms simulation, it is possible to determine the minimum wavelength number and check the best network topology for a given probability of connection blocking and failure. This work shows how RWA simulations can assist in the dimensioning of GMPLS networks and in determining the influence of RWA algorithm on their performance. The main results are resource dimensioning, the determination of working traffic load and the allowed failure rate and the selection of the best RWA algorithm for Kyatera research network in two possible phases of its implementation.

Made available in DSpace on 2014-06-12T17:37:19Z (GMT). No. of bitstreams: 2 arquivo5321_1.pdf: 5149979 bytes, checksum: 5024e80a3c898e8ef33f4fea465f7318 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2008 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / As redes de telefonia IP popularizaram-se nos últimos anos sobretudo por seu baixo custo e facilidade de utilização. Transmitir voz na forma de pacotes IP favorece o desenvolvimento de uma rede integrada, na qual diversos tipos de dados e mídia trafegam segundo um padrão único, que uniformize os sistemas de telecomunicações (Convergência IP). As redes sobrepostas par-a-par são parcial ou totalmente independentes de qualquer servidor centralizado, possuem alta escalabilidade e fornecem meios para que a comunicação atravesse obstáculos impostos por NATs e firewalls. Tais redes oferecem aos pacotes uma maior flexibilidade de roteamento, permitindo que novas estratégias sejam utilizadas no encaminhamento dos pacotes. Essas estratégias proporcionam uma melhor qualidade de voz ao usuário, principalmente durante falhas e congestionamentos. Nesta dissertação são estudados os sistemas de comunicação de voz sobre IP (VoIP) arquitetados em topologias par-a-par sobrepostas. Aspectos de codificação, sinalização, roteamento e tráfego, bem como os protocolos envolvidos em tais sistemas são descritos. Alternativas para obter uma melhor qualidade de voz através do uso dessa configuração são analisadas. Como contribuições dessa dissertação, é realizada uma análise comparativa entre sistemas VoIP e apresentada uma nova forma quantitativa de medição da QoS (Qualidade de Serviço) baseada na correlação entre os sinais transmitidos e recebidos

Este trabalho apresenta novos algoritmos para o roteamento de circuitos integrados, e discute sua aplicação em sistemas de síntese de leiaute. As interconexões têm grande impacto no desempenho de circuitos em tecnologias recentes, e os algoritmos propostos visam conferir maior controle sobre sua qualidade, e maior convergência na tarefa de encontrar uma solução aceitável. De todos os problemas de roteamento, dois são de especial importância: roteamento de redes uma a uma com algoritmos de pesquisa de caminhos, e o chamado roteamento de área. Para o primeiro, procura-se desenvolver um algoritmo de pesquisa de caminhos bidirecional e heurístico mais eficiente, LCS*, cuja aplicação em roteamento explora situações específicas que ocorrem neste domínio. Demonstra-se que o modelo de custo influencia fortemente o esforço de pesquisa, além de controlar a qualidade das rotas encontradas, e por esta razão um modelo mais preciso é proposto. Para roteamento de área, se estuda o desenvolvimento de uma nova classe de algoritmos sugerida em [JOH 94], denominados LEGAL. A viabilidade e a eficiência de tais algoritmos são demonstradas com três diferentes implementações. Devem ser também estudados mecanismos alternativos para gerenciar espaços e tratar modelos de grade não uniforme, avaliando-se suas vantagens e sua aplicabilidade em outros diferentes contextos.

As redes atuais buscam a integração dos serviços e tendem ao IP/MPLS sobre DWDM. No futuro, espera-se que as redes sejam do tipo GMPLS, apresentando melhoria na flexibilidade, capacidade de comutação no meio óptico e também um plano de controle único. Tais redes poderão prover a integração de diferentes camadas e tecnologias, além de reduzirem os custos de operação e de provisionamento. Dentre os muitos aspectos desta nova tecnologia, o trabalho proposto concentra-se no estudo do roteamento óptico em redes GMPLS, verificando a relação existente entre algoritmos RWA e o dimensionamento das mesmas. Pesquisas mostram que, ao tentar estabelecer uma rota numa rede totalmente óptica e com tráfego dinâmico, o bloqueio de conexões e o número de falhas podem limitar o seu desempenho. Realizando-se simulações com algoritmos RWA, é possível determinar o número mínimo de comprimentos de onda e avaliar a melhor topologia de rede para uma determinada probabilidade de bloqueio de conexões e de falhas. Este trabalho mostra como simulações com algoritmos RWA auxiliam no dimensionamento de redes GMPLS permitindo determinar a influência destes algoritmos em seu desempenho. Como principais resultados estão o dimensionamento de recursos, a determinação da carga de tráfego de trabalho e da taxa de falha permitida e a seleção do melhor tipo de algoritmo RWA para a rede de pesquisa Kyatera em duas possíveis fases de sua implementação. / Today's networks seek integration of services and tend towards lean IP/MPLS over DWDM. In the future, it is expected that the networks will tend towards GMPLS with enhanced flexibility and switching capability in the optical layer and a unified control plane. Such networks will provide integration between different network layers and technologies, besides decrease operating and provisioning costs. Among many aspects of this technology, this study concentrates on GMPLS network optical routing, verifying the relationship between RWA algorithms and network dimensioning. Research shows that when attempting to establish a route in an alloptical network with dynamic traffic, connection blocking and failures can limit performance. Through of RWA algorithms simulation, it is possible to determine the minimum wavelength number and check the best network topology for a given probability of connection blocking and failure. This work shows how RWA simulations can assist in the dimensioning of GMPLS networks and in determining the influence of RWA algorithm on their performance. The main results are resource dimensioning, the determination of working traffic load and the allowed failure rate and the selection of the best RWA algorithm for Kyatera research network in two possible phases of its implementation.

Made available in DSpace on 2013-08-07T18:42:22Z (GMT). No. of bitstreams: 1 000426062-Texto+Completo-0.pdf: 4398366 bytes, checksum: a7895c5830e8843972ffac29c4084ef7 (MD5) Previous issue date: 2010 / The constant evolution of market needs requires the availability of computing systems with ever- growing performance. Increases in operating frequencies and instruction level parallelism in microprocessors are not alone sufficient anymore to guarantee performance scaling for such systems. A way to achieve scaling performance has been the adoption of Multiprocessor Systems on a Chip (MPSoCs), which allow distributing application computation costs along a set of processing elements in the MPSoC. The increase in the number of MPSoC processing elements as technology advances into the deep submicron domain is a clear trend. To interconnect such elements it is necessary to employ more efficient communication infrastructures in what concerns electrical characteristics, facility of adoption by designers and performance. Networks on Chip (NoCs) or on chip networks are a clear trend in this sense. In the same way computation performance is expected to increase, so is the performance of communication among processing elements in future MPSoCs. Obviously, NoCs may still suffer from congestion, which degrades the communication quality due, for example, to the increase of latency while delivering messages. The use of adaptive routing algorithms in NoCs allows altogether to solve or at least to alleviate congestion scenarios, but adaptation decisions usually employ only the instantaneous state of the communication network and are based on local information. The problem with this kind of approach is the unpredictability of latency in delivering network packets since the path followed by each packet depends on the state of the network and on the rules adopted by the routing algorithm as well. Additionally, deviations from a route considered congested can take packets to regions with even higher traffic. This thesis proposes two communication infrastructures that allow an improved degree of predictability and are thus more useful to fulfill application communication requirements. Both infrastructures employ source routing strategies. The first, called Hermes-SR NoC, explores the mapping of communication routes at design time. Initial results demonstrate this infrastructure displays gains when compared to the Hermes NoC, a network without congestion solving mechanisms, which uses an XY deterministic routing algorithm. The second infrastructure, called MoNoC (Monitored NoC), explores resources that enable dynamic route adaptation to take place. These resources include special network interfaces, monitors e network probes. Experimental results achieved with MoNoC showed significant reductions for application latency. In both cases, the adoption of adaptive routing algorithms as a base to compute routes enables to turn traffic away from congestion points in the network, which naturally increases latency and packet delivery predictability. / A constante evolução das necessidades de mercado exige que sejam disponibilizados sistemas computacionais com poder de processamento cada vez maior. O aumento da frequência de operação e o paralelismo de instruções em microprocessadores não são mais suficientes para garantir a melhora do desempenho destes sistemas. Uma forma de garantir tal aumento no poder de processamento é o desenvolvimento de sistemas multiprocessados em um único chip (MPSoC), o que permite dividir os custos de computação de aplicações pelos elementos de processamento que o formam. É tendência que o número de elementos de processamento que compõe um MPSoC cresça com o avanço em direção a tecnologias submicrônicas. Para interconectar tais elementos de processamento são necessárias infraestruturas de comunicação mais eficientes do ponto de vista de características elétricas, facilidade de adoção em projetos e desempenho. Redes em chip (do inglês, Networks on Chip ou NoCs) são vistas como uma tendência neste processo. Assim como o aumento do desempenho da computação prevê-se também o aumento do desempenho da comunicação entre os elementos de processamento. Obviamente, NoCs podem sofrer com fenômenos de congestionamento, que degradam a qualidade das comunicações devido, por exemplo, ao aumento da latência de entrega de mensagens. O uso de algoritmos adaptativos em NoCs permite reduzir o congestionamento, mas decisões de adaptação são normalmente baseadas no estado instantâneo da rede e apenas no uso de informação local. O problema deste tipo de abordagem é a imprevisibilidade da latência de entrega de pacotes, visto que a rota a ser utilizada por um pacote depende do estado da rede e da regra adotada pelo algoritmo de roteamento. Adicionalmente, o desvio de uma rota considerada congestionada pode levar a outras com concentração de tráfego ainda maior.O presente trabalho propõe duas infraestruturas de comunicação que permitem maior previsibilidade, sendo assim úteis para melhor atender requisitos de comunicação de aplicações. Ambas as infraestruturas propostas empregam roteamento na origem. A primeira, denominada NoC Hermes- SR explora o mapeamento de rotas de comunicação realizado em tempo de projeto. Resultados iniciais mostram um ganho desta infraestrutura de comunicação quando comparada à NoC Hermes com roteamento determinístico XY, uma NoC sem mecanismos para reduzir congestionamentos. Na segunda infraestrutura de comunicação, chamada MoNoC (de NoC Monitorada), exploram-se recursos que contribuem para permitir adaptação de rotas, tais como interfaces de rede, monitores e sondas de rede. Resultados capturados para tal infraestrutura apresentaram reduções significativas de latência de aplicação. Em ambos os casos, a adoção de algoritmos de roteamento adaptativos quando utilizados como base para a definição de rotas permite contornar caminhos congestionados na rede aumentando a previsibilidade de latência de entrega de pacotes.

Made available in DSpace on 2013-08-07T18:42:23Z (GMT). No. of bitstreams: 1 000439051-Texto+Completo-0.pdf: 3612588 bytes, checksum: b521a29595b0b62cb20c6ca3b96c8502 (MD5) Previous issue date: 2012 / As CMOS technology nodes scale dosn, nes problems a rise concerning the design of synchronous circuits and systems. This is due to tight constraints resulting from the use of a single signal to control a shole complex integrated circui t. Moreover, modern chips integrate shole systems that require a large amount of intellectual property cores, each sith specific requirements and design constraints. In this context, asynchronous design techniques present appealing solutions to help designers achieving efficient systems, as each core can be independently implemented and then employ asynchronous communication at the system level. Different sorks available in literature demonstrate that asynchronous circuits are sell suited for los poser, high speed and robust applications. Hose ver, these circuits are very difficult to be implemented, due to the lack of design automation tools and basic components. In this say, experiments sith asynchronous circuits are practica lly limited to full custom approaches. In order to help overcoming such limitations, the Author has been involved sith asynchronous circuits design for five years. This sork presents details o f part of this research sork, including the implementation of five non-synchronous netsork-on-c hip routers, a standard cell library sith over five hundred components for asynchronous circuits and a design flos proposed for such components. / Com o avanço de tecnologias CMOS, novos desafios surgem para o projeto de circuitos e sistemas síncronos. Isso se deve ao fato de que o uso de um único sinal para controlar um circuito integrado complexo resulta em restrições de projeto difíceis de serem atendidas. Além disso, chips atuais integram sistemas inteiros, que necessitam de uma grande quantidade de núcleos de propriedades intelectual, cada um com necessidades e restrições específicas. Neste cenário, técnicas assíncronas de projeto representam soluções interessantes para ajudar projetistas a obter sistemas eficientes, uma vez que cada núcleo de propriedade intelectual pode ser projetado de forma independente e então comunicar-se assincronamente, a nível de sistema. Diversos trabalhos disponíveis na literatura demonstram que circuitos assíncronos são adequados para implementações que necessitem baixo consumo de potência, alto desempenho ou alta robustez. Entretanto, atualmente, é muito difícil de projetar tais circuitos, dada a falta de ferramentas de automação e de bibliotecas de componentes básicos. Dessa forma, o uso de circuitos assíncronos é praticamente limitado a abordagens full-custom. A fim de contribuir para a superação dessa barreira, o Autor está envolvido na pesquisa de circuitos assíncronos há cinco anos. Este trabalho apresenta detalhes de parte dessa pesquisa, incluindo a implementação de cinco roteadores de redes intra-chip não síncronos, uma biblioteca de células com mais de quinhentos componentes assíncronos e um fluxo de projeto proposto para o projeto de tais componentes.

Made available in DSpace on 2013-08-07T18:43:13Z (GMT). No. of bitstreams: 1 000421786-Texto+Completo-0.pdf: 6104492 bytes, checksum: 1d8dad6aa25fe5104f08a43d444e3017 (MD5) Previous issue date: 2009 / The current state of electronic circuit design and fabrication processes enables the integration of more than a billion devices in a single integrated circuit. A state of the art integrated circuit is a complex component formed by several complex modules known as intellectual property cores. Modern integrated circuits contain dozens or hundreds of such cores interconnected. The interconnection of cores is growingly performed through complex communication structures. One way to organize such interconnect architectures is to build them in the form of an intrachip network. The use of totally or partially regular communication structures improves scalability and the degree of communication parallelism in complex integrated circuits. One of the most important characteristic of intrachip networks is its topology. This work approaches the verification and prototyping of the Hermes-TB intrachip network. This network employs a regular, bidirectional 2D torus topology as a means to reach low latency and high throughput communication at a reasonable hardware cost. The Hermes-TB design verification was achieved through the use of timing simulation of the original design, since the original proposal of the network employed only functional simulation as design validation method. Prototyping of Hermes-TB, on the other hand, was conducted on an FPGA-based platform, and served to validate the network design in hardware for the first time. At the end of this work, it was then possible to confirm the viability to use the Hermes-TB intrachip network in real circuits. / O avanço tecnológico atual do processo de construção de circuitos eletrônicos possibilita a integração de mais de um bilhão de componentes em um único circuito integrado. Um circuito integrado no estado da arte é um componente complexo constituído por numerosos módulos complexos conhecidos como núcleos de propriedade intelectual. Circuitos integrados modernos contêm dezenas ou centenas de núcleos interconectados. Cada vez mais a interconexão de núcleos se faz através de estruturas de comunicação complexas. Uma forma de organizar estas arquiteturas é construí-las sob a forma de uma rede intrachip. O uso de estruturas de comunicação total ou parcialmente regulares tende a aumentar a escalabilidade e o grau de paralelismo da comunicação em sistemas integrados complexos. Uma das características mais importantes de uma rede intrachip é a sua topologia. Este trabalho aborda a verificação e a prototipação da rede intrachip Hermes-TB. Esta rede emprega topologia do tipo toro 2D bidirecional como forma de alcançar baixa latência e alta vazão a um custo de hardware reduzido. A verificação do projeto da Hermes-TB foi obtida aqui através da execução da simulação com atrasos do projeto original, pois a proposta inicial da rede realizou a validação do projeto apenas através de simulação funcional. Por outro lado a prototipação, aqui realizada sobre plataformas baseadas em FPGAs (do inglês, Field Programmable Gate Arrays) validou o projeto pela primeira vez em hardware. Ao final deste trabalho pôde-se então confirmar a viabilidade de uso da rede intrachip Hermes-TB em circuitos reais.

Made available in DSpace on 2013-08-07T18:43:27Z (GMT). No. of bitstreams: 1 000406062-Texto+Completo-0.pdf: 2385085 bytes, checksum: 62d70d388418da7e6c2bcbc8ef6285b8 (MD5) Previous issue date: 2008 / Performance gains provided by multiprocessor architectures are not only related to the computational power of the several processing elements. The interconnection architecture, responsible by the communication among the several processing elements, has an important contribution in the overall performance. NoCs can be seen as the main interconnection architecture responsible by the future of the multiprocessed technologies, which are rapidly prevailing in SoCs. A considerable number of NoC designs are available, focusing on different aspects of this type of communication infrastructure. Example of relevant aspects considered during NoC design are quality-of-service achievement, the choice of synchronization method to employ between routers, latency reduction, power consumption reduction and application modules mapping. This work proposes several mechanisms to optimize NoC performance, contributing for them to become the prevalent interconnection architecture in modern multiprocessed SoCs. The proposed mechanisms include different aspects of performance optimization like latency, throughput, contention and total time to transmit sets of packets. The conducted evaluations show performance gains in all proposed mechanisms, demonstrating their efficiency. / Os ganhos de desempenho proporcionados pelas arquiteturas paralelas não estão relacionados somente ao poder computacional dos vários elementos de processamento. A arquitetura de interconexão, responsável pela intercomunicação dos elementos de processamento, tem um papel relevante no desempenho geral do sistema. Redes intra-chip (NoCs) podem ser vistas como a principal arquitetura de interconexão responsável pelo futuro das tecnologias multiprocessadas, as quais estão rapidamente prevalecendo em SoCs. Atualmente, existem inúmeros projetos de NoCs disponíveis, os quais focam diferentes aspectos desse tipo de arquitetura de interconexão. Alguns aspectos relevantes considerados durante o projeto de NoCs são a capacidade de atingir QoS (Quality-of-Service), a redução de latência, a redução do consumo de energia e o mapeamento de aplicações. Este trabalho propõem diversos mecanismos para otimizar o desempenho das NoCs, contribuindo para que elas tornem-se a arquitetura de interconexão prevalente em SoCs multiprocessados modernos. Os mecanismos propostos abrangem diferentes aspectos relativos à otimização de desempenho como latência, vazão, contenção e tempo total para a transmissão de conjuntos de pacotes. As avaliações realizadas apresentam ganhos de desempenho relativos a todos mecanismos propostos, comprovando a eficiência dos mesmos.

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2015. / Submitted by Fernanda Percia França (fernandafranca@bce.unb.br) on 2016-03-08T20:32:53Z No. of bitstreams: 1 2015_HenriqueDominguesGarcia.pdf: 3010082 bytes, checksum: e6564015e1b7fbb36c0f633990fb3005 (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2016-03-31T10:48:59Z (GMT) No. of bitstreams: 1 2015_HenriqueDominguesGarcia.pdf: 3010082 bytes, checksum: e6564015e1b7fbb36c0f633990fb3005 (MD5) / Made available in DSpace on 2016-03-31T10:48:59Z (GMT). No. of bitstreams: 1 2015_HenriqueDominguesGarcia.pdf: 3010082 bytes, checksum: e6564015e1b7fbb36c0f633990fb3005 (MD5) / Este trabalho apresenta uma metodologia de engenharia de tráfego que tem como objetivo otimizar o custo do enlace de protocolos tradicionais de roteamento tais como o OSPF (Open Shortest Path First), a partir da otimização de métricas baseadas na utilização e na característica do tráfego do enlace. Foi utilizado um modelo de programação linear extraído da curva do atraso máximo do enlace calculado com o FEP (Fractal Envelope Process). Os resultados mostram que para o tráfego de vídeo que possui um alto grau de autossimilaridade, é necessário preservar a utilização média do enlace abaixo de 25\% para obter valores de atrasos compatíveis com os requerimentos de QoS (Quality of Service) da aplicação. / This paper presents a traffic engineering methodology that aims to optimize the link cost of traditional routing protocols such as OSPF (Open Shortest Path First) using link metrics based on the link load and traffic characteristics. We propose a linear programming model based on the maximum delay curve of the link calculated by the FEP (Fractal Envelope Process). The results show that for video traffic that has a high degree of self-similarity, the average link utilization must be below 25% to archive delay values compatible with the QoS requirements (Quality of Service) of the application.