Cette thèse propose de combiner deux types de connaissances : la connaissance du comportement d'un système (utilisée pour l'analyse diagnostique) et la connaissance issue de l'analyse AMDEC (Analyse des Modes de Défaillance, de leurs Effets et leurs Criticités) du système. Pour que ces connaissances puissent être supplémentaires, un formalisme commun à ces deux connaissances est proposé. Dans la suite, les résultats de l ?analyse AMDEC, en tant que connaissance experte supplémentaire au modèle comportemental, sont intégrés lors de l'analyse diagnostique pour affiner cette analyse diagnostique. D'un autre côté, une méthode de pronostic de défaillances/défauts est proposée en intégrant les résultats de l'analyse diagnostique aux résultats de l'analyse AMDEC. Cette thèse se conclut par une application des méthodes proposées sur un procédé exothermique industriel.

L'analyse prévisionnelle des risques d'un système complexe repose aujourd'hui sur une modélisation de la dynamique du système vis-à-vis des défaillances et réparations de ses composants. L'analyse qualitative d'un tel système consiste à rechercher et à analyser les scénarios conduisant à la panne. En raison de leur nombre, il est courant de ne s'intéresser qu'aux scénarios les plus caractéristiques, les Séquences de Coupe Minimales (SCM). L'absence de formalisation de ces SCM a généré soit des définitions spécifiques à certains outils de modélisation soit des définitions informelles. Les travaux présentés dans cette thèse proposent: i) un cadre et une définition formelle des séquences de coupe minimales, tout deux indépendants de l'outil de modélisation de fiabilité utilisé, ii) une méthode permettant leur calcul, méthode basée sur des propriétés déduites de leur définition, iii) l'extension des premières définitions aux composants multimodes. Ce cadre permet le calcul des SCM pour des installations décrites avec les Boolean logic Driven Markov Processes (BDMP). Sous l'hypothèse que l'ensemble des scénarios représentés implicitement via le modèle de sûreté établi peut être modélisé à l'aide d'un automate fini, ces travaux définissent la notion de cohérence des systèmes dynamiques et réparables, et le moyen d'obtenir une représentation minimale de l'ensemble des scénarios menant à la défaillance du système.

Ces travaux présentent une synthèse de mon activité de recherche et d'encadrement depuis mon intégration au CNRS. Cette activité s'articule autour de deux axes principaux : le test de circuits et systèmes intégrés analogiques et mixtes et la conception de circuits intégrés pour applications médicales. L'objectif du premier axe de recherche consiste à s'assurer de la qualité des circuits après fabrication en développant des techniques de test permettant de détecter toute défaillance potentielle tout pour un surcoût minimal. Ces travaux se sont principalement axés sur les circuits analogiques, mixtes (analogiques et numériques) et plus généralement les systèmes hétérogènes. L'idée directrice consiste à développer des solutions (test intégré, test indirect, test niveau système,...) en rupture avec les techniques de test de production traditionnelles. Après la fabrication et le test de production, le circuit est inséré dans son application finale. Les travaux présentés recherchent aussi des solutions permettant de tester ce circuit dans son environnement d'utilisation. L'objectif n'est plus alors uniquement la détection des défaillances mais aussi la correction automatique du circuit. Le deuxième axe de recherche a pour objectif principal le développement de systèmes de Stimulation Electrique Fonctionnelle (SEF) implantables dans le corps humain. La SEF consiste à stimuler électriquement des nerfs ou muscles pour déclencher les phénomènes naturels de communication neurale ou de contraction musculaire. Ces techniques permettent dans certains cas de palier une partie des déficiences sensori-motrices survenues suite à une maladie ou à un accident. Dans ce contexte, nous cherchons à développer des circuits performants, fiables et à faible consommation, pour la génération de signaux électriques artificiels de stimulation et pour le recueil du signal neural naturel.

Cette thèse est une contribution au niveau architectural à l'amélioration de la tolérance aux fautes dans les puces multi-coeurs massivement défectueuses fabriquées à partir de transistors nanométriques. L'idée principale de ce travail est qu'une puce devrait être organisée en une architecture réplicative et devenir aussi autonome que possible pour augmenter sa résilience contre les défauts permanents et les erreurs transitoires apparaissant en opération. C'est pourquoi nous introduisons une nouvelle méthodologie d'autoconfiguration de la puce qui permet de détecter et isoler les coeurs défectueux, de désactiver les coeurs isolés, de configurer les communications et de diriger l'allocation et l'exécution des tâches. L'efficacité des méthodes est étudiée en fonction de la fraction de coeurs ou d'interconnections défectueux et du taux d'erreurs transitoires.

Les systèmes RFID - pour RadioFrequency Identification - sont capables d'identifier des objets ou des personnes sans contact ni vision direct. Ainsi, leur utilisation grandit de manière exponentielle dans différents secteurs : nucléaire, aviation, ferroviaire, médical, traçabilité, contrôle d'accès... Mais ce sont surtout des systèmes fortement hétérogènes, composés de matériel analogique ou digital, et de systèmes informatique : le tag, attaché à l'objet à identifier, contenant l'identifiant de ce dernier ; le lecteur, appareil capable de venir lire les informations contenus dans les tags ; et le système informatique gérant l'ensemble des données générées par le système. Ces systèmes sont de plus en plus utilisés dans des domaines critiques ou dans des environnements difficiles, alors qu'ils sont basés uniquement sur des équipements bas coût et peu performant - les tags - ne permettant alors pas de garantir des communications robustes. Tous ces points font que le test en ligne des systèmes RFID est une tâche complexe.Cette thèse s'intéresse donc à la sûreté de fonctionnement des systèmes RFID : comment être certains que le système fonctionne comme il faut au moment où on en à besoin ? En premier, les défaillances et leurs causes ont été étudiées à l'aide d'une méthode classique : AMDE - Analyse des modes de défaillances et de leurs effets. Cette étude a permis d'identifier les points faibles des systèmes RFID. Après cela et grâce à cette analyse, il nous a été possible de définir et d'implémenter un simulateur de systèmes RFID appelé SERFID, pour Simulation et Evaluation des systèmes RFID. Ce simulateur est capable de simuler différents systèmes RFID multi-équipements (HF ou UHF, normes actuellement implémentées : ISO15693 et EPC Classe 1 Génération 2), du tag au lecteur, en passant par le canal de communication permettant aux tags et aux lecteurs de communiquer. SERFID permet aussi de connecter les lecteurs simulés à des middlewares existants ou nouveau afin des les évaluer. Pour permettre l'évaluation de la sûreté de fonctionnement des systèmes RFID, SERFID permet l'injection de fautes dynamiquement au sein des tags, lecteurs ou du canal de communication permettant de simuler différentes défaillances pouvant apparaître : diminution de la qualité de la communication ou de l'alimentation du tag, erreurs au sein de la mémoire du tag, bruit... SERFID a été notamment utilisé pour simuler et observer le comportement de systèmes RFID HF et UHF face à du bruit et des perturbations dans le canal de communication entre le tag et le lecteur. Finalement, cette thèse propose une nouvelle méthode pour détecter les tags fautifs ou vieillissants dans les applications de logistiques. Cette méthode, non intrusive et en ligne, est basée sur l'observation des performances du système au cours de son fonctionnement : le logiciel de gestion analyse les résultats des différentes identifications. A partir du taux d'erreur de lecture par tag, et en le comparant aux taux de lecture par tag précédemment observés, cette méthode est capable de déterminer quel groupe de tags est fautif ou non. Cette méthode a été évaluée par expérimentation et par simulation grâce à SERFID. Cette évaluation a permis de mettre en évidence les points forts et les faiblesses de la méthode.

Les travaux présentés dans ce mémoire visent à s'assurer que la complexité des parties informatiques et électroniques de systèmes embarqués sur l'automobile ne conduise pas globalement à une dégradation de la sûreté de fonctionnement du véhicule par rapport à un véhicule équipé de commandes mécaniques. La tendance actuelle vers l'intégration des différents systèmes électroniques embarqués nous a conduit à comparer différents réseaux multiplexés du domaine d'automobile au niveau de leur sûreté de fonctionnement. C'est dans cette optique également que nous développons un spectre d'architectures qui nous permet d'illustrer, classifier et comparer différentes possibilités existantes entre une architecture entièrement fédérée à un bout du spectre et une architecture entièrement intégrée à l'autre. Après une comparaison qualitative des architectures présentées (avec un effet de loupe sur l'aspect coût), nous focalisons sur l'évaluation quantitative de leur sûreté de fonctionnement. Parmi les différentes techniques d'évaluation généralement employées nous choisissons la technique d'évaluation probabiliste par Réseaux de Petri Stochastiques Généralisés. L'originalité de la méthode réside dans le fait de modéliser les aspects fonctionnels indépendamment de l'architecture ainsi que de l'activation du véhicule. Nous définissons les mesures de sûreté de fonctionnement à l'aide d'un modèle fonctionnel dont les changements d'état sont dictés par un modèle du calculateur sous-jacent. Plusieurs architectures du calculateur sont modélisées sans changer le modèle fonctionnel. Les résultats obtenus pour deux fonctions, à savoir le coussin gonflable et la direction électronique, permettent en particulier de tirer des conclusions concernant le choix d'une architecture pour une fonction donnée.

Les mémoires non-volatiles de type Flash sont présentes dans un grand nombre de circuits visant des applications électroniques portatives. Leur non-volatilité et flexibilité en font des mémoires extrêmement populaires. Néanmoins, la fiabilité devient une caractéristique à améliorer en raison des besoins en surface grandissants et de leur intégration dans des applications sensibles. Des solutions de tolérance aux fautes peu coûteuses et faciles à intégrer doivent être mises en place. Tout d'abord, cette étude s'est portée sur l'analyse et l'étude de la fiabilité des Flash. Il fut l'occasion d'établir un modèle de fiabilité d'une cellule à grille flottante. Ce modèle a été ajusté suivant les paramètres issus d'une technologie Flash 180nm. Dans un second temps, deux techniques de tolérance aux fautes mêlant codes correcteurs d'erreurs et redondance ont été mises au point. La première technique, nommée correction d'erreurs par analyse de VT, fournit des capacités de correction accrues par l'analyse du niveau de programmation des cellules mémoire. Une étude mathématique puis une architecture de fiabilisation ont été proposées. Dans cette étude, on suppose que des ressources de redondance sont disponibles afin de réparer la mémoire lorsqu'une erreur est détectée. La seconde technique, appelée correction d'erreur hiérarchique, utilise des capacités de correction distribuées dans la mémoire Flash afin de réduire significativement le coût associé à une correction d'erreur avancée. Cette technique a été intégrée dans une architecture de fiabilisation disposant de ressources de redondance. Une étude basée sur les Chaines de Markov à Temps Continu a démontré l'efficacité de cette structure. Ces techniques constituent des solutions alternatives aux schémas standards utilisés dans l'industrie. Elles augmentent significativement le temps moyen à la défaillance du système sans faire exploser la surface requise à l'intégration une structure de tolérance<br />aux fautes.

Les systèmes autonomes suscitent aujourd'hui un intérêt croissant, que ce soit dans le domaine des robots d'exploration spatiale ou dans des domaines plus proches de l'homme, tels que les robots de service. Mais se pose le problème de leur sûreté de fonctionnement : peut-on avoir une confiance justifiée dans le comportement de systèmes conçus pour prendre des décisions sans intervention humaine ? L'objectif de cette thèse est de proposer des concepts architecturaux capables d'améliorer la sûreté de fonctionnement des systèmes autonomes, en particulier par la conception et le développement de mécanismes de tolérance aux fautes adaptés à la fonction de planification, centrale à l'autonomie des systèmes complexes. Une évaluation des performances et de l'efficacité des mécanismes proposés est réalisée en utilisant la technique d'injection de fautes par mutation.

Dans le transport ferroviaire, le coût et la disponibilité du matériel roulant sont des questions majeures. Pour optimiser le coût de maintenance du système de transport ferroviaire, une solution consiste à mieux détecter et diagnostiquer les défaillances. Actuellement, les architectures de surveillance/diagnostic centralisées atteignent leurs limites et imposent d'innover. Cette innovation technologique peut se matérialiser par la mise en oeuvre d'architectures embarquées de surveillance/diagnostic distribuées et communicantes afin de détecter et localiser plus rapidement les défaillances et de les valider dans le contexte opérationnel du train. Les présents travaux de doctorat, menés dans le cadre du FUI SURFER (SURveillance active Ferroviaire) coordonné par Bombardier, visent à proposer une démarche méthodologique d'évaluation de la sûreté de fonctionnement d'architectures de surveillance/diagnostic. Pour ce faire, une caractérisation et une modélisation génériques des architectures de surveillance/diagnostic basée sur le formalisme des Réseaux de Petri stochastiques ont été proposées. Ces modèles génériques intègrent les réseaux de communication (et les modes de défaillances associés) qui constituent un point dur des architectures de surveillance/diagnostic retenues. Les modèles proposés ont été implantés et validés théoriquement par simulation et une étude de sensibilité de ces architectures de surveillance/diagnostic à certains paramètres influents a été menée. Enfin, ces modèles génériques sont appliqués sur un cas réel du domaine ferroviaire, les systèmes accès voyageurs des trains, qui sont critiques en matière de disponibilité et diagnosticabilité.

Le but de ce rapport est de présenter une méthode globale de développement à partir de spécifications informelles, depuis la modélisation graphique des exigences temporelles d'un système ferroviaire critique jusqu'à une implantation systématique au moyen de méthodes formelles. Nous proposons d'utiliser ici les réseaux de Petri temporels pour décrire le comportement attendu du logiciel de contrôle-commande à construire.Tout d'abord nous construisons un modèle des exigences p-temporel prenant en compte toutes les contraintes que doit vérifier le système. Nous proposons des outils et des méthodes capables de valider et de vérifier ce modèle. Ensuite, il s'agit de construire un modèle de processus solution en réseau de Petri t-temporel. Ce modèle illustre des exigences techniques relatives à un choix technologique ou architectural. L'objectif est double : tout d'abord il est nécessaire de vérifier la traçabilité des exigences ; ensuite, il faut vérifier que l'ensemble des exigences sources sont bien implémentées dans la solution préconisée et dans sa mise en oeuvre. Enfin, nous proposons une approche visant à transformer de façon systématique le modèle de processus en machine abstraite $B$ afin de poursuivre une procédure formelle $B$ classique. Finalement, le cas d'étude du passage à niveau, composant critique dans le domaine de la sécurité ferroviaire est décrit / The introduction of new European standards for railway safety, coupled with an increasing use of software technology changes the method of development of critical railway systems. Indeed, new systems have to be at least as good as the previous ones. Therefore the appropriate safety level of critical systems has to be proved in order to obtain the necessary approval from the authorities. Accordingly a high level of reliability and correctness must be reached by the use of mathematical proofs and then formal methods. We focus on the treatment of the temporal requirements in the level crossing case study which is modelled with p-time Petri nets, and on the translation of this model in a more formal way by using the B method. This paper introduces a methodology to analyse the safety of timed discrete event systems. First, our goal is to take out the forbidden state highlighted by a p-time Petri net modelling. This model deals with the requirements of the considered system and has to contain all the constraints that have to be respected. Then we aim at describing a process identified as a solution of the system functioning. This method consists in exploring all the possible behaviours of the system by means of the construction of state classes. Finally, we check if the proposed process corresponds to the requirements model previously built.Our case-study is the level crossing, a critical component for the safety of railway systems