published_or_final_version / Architecture / Master / Master of Architecture

published_or_final_version / Transport Policy and Planning / Master / Master of Arts in Transport Policy and Planning

Thesis (M. Arch.)--University of Hong Kong, 1996. / Includes special report study entitled: Vegetable handling for wholesale vegetable market at Cheung Sha Wan. Includes bibliographical references.

published_or_final_version / Architecture / Master / Master of Architecture

Σε αυτήν την διπλωματική εργασία, υλοποιήθηκε ο κρυπτογραφικός αλγόριθμος Keccak σε σύστημα FPGA. Σχεδιάστηκαν τρεις αρχιτεκτονικές υλοποίησης, η κάθε μία με σκοπό την υλοποίηση ενός στόχου. Η πρώτη είχε σκοπό την απλή υλοποίηση του αλγορίθμου, η δεύτερη την αύξηση της ρυθμαπόδοσης και η τρίτη την μείωση του υλικού που χρησιμοποιείται. Στο τέλος, υπάρχει μια σύγκριση των σχεδιάσεων μεταξύ τους, αλλά και με κάποιες άλλες που έχουν δημοσιευτεί τα τελευταία χρόνια. / In this thesis, cryptographic algorithm Keccak was implemented for FPGA systems. There were three designs proposed, each one with a different goal to accomplish. The first one was a simple implementation, the second one aimed at increasing throughput and the third one aimed at reducing the amount of area used. At the end, there is a comparison between those designs and, also, some of those published in recent years.

Thesis (Ph. D.)--University of Hong Kong, 1997. / Includes bibliographical references (leaf 382-398).

Thesis (M. Sc.)--University of Hong Kong, 1999. / Includes bibliographical references (leaves 160-168).

Thesis (M. Sc.)--University of Hong Kong, 1992.

Thesis (M.Arch.)--University of Hong Kong, 1996. / Includes special report study entitled : Vegetable handling for wholesale vegetable market at Cheung Sha Wan. Includes bibliographical references. Also available in print.

Η παρούσα διπλωματική εργασία πραγματεύεται σχεδιασμούς και υλοποιήσεις σε υλικό αρχιτεκτονικών για κρυπτογραφικές συναρτήσεις κατακερματισμού. Στόχος ήταν η ανάπτυξη αρχιτεκτονικών πολλαπλών λειτουργιών για συναρτήσεις κατακερματισμού της οικογένειας Secure Hash Algorithms (SHA). Αναλυτικότερα, αρχικά έλαβε χώρα μελέτη τριών συναρτήσεων κατακερματισμού, και συγκεκριμένα των SHA-1, SHA-256 και SHA-512, καθώς και των αντίστοιχων αρχιτεκτονικών τους (τέσσερα στάδια pipeline). Στη μελέτη αυτή έγινε ανάλυση και εντοπισμός ομοιοτήτων και διαφορών των αρχιτεκτονικών αυτών, όσον αφορά τα δομικά τους στοιχεία και τις επιμέρους παραμέτρους τους. Με βάση τα αποτελέσματα αυτά, και αξιοποιώντας τις ομοιότητες των αρχικών αρχιτεκτονικών, σχεδιάστηκαν δύο αρχιτεκτονικές πολλαπλών λειτουργιών με τέσσερα στάδια pipeline: α) η SHA-1/256 που ενσωματώνει τις λειτουργίες των SHA-1 και SHA-256 αλγορίθμων και b) η SHA-1/256/512 που ενσωματώνει τις λειτουργίες και των τριών. Λόγω της παραπάνω αξιοποίησης, οι αρχιτεκτονικές αυτές παρουσιάζουν μικρή απώλεια σε ταχύτητα, ενώ ταυτόχρονα η επιφάνεια ολοκλήρωσης κρατείται σε χαμηλά επίπεδα. Η ορθή λειτουργία των παραπάνω αρχιτεκτονικών επιβεβαιώθηκε, αρχικά, μέσω εξομοίωσης με το ModelSim της Mentor Graphics, Στη συνέχεια, εκτελέστηκε σύνθεση και place-&-route των αρχιτεκτονικών σε FPGAs της Xilinx (οικογένειες Virtex-4, Virtex-5, Virtex-6) με χρήση της σουίτας Xilinx ISE Design Suite v12.1, από όπου προέκυψαν οι μετρικές της απόδοσής τους (συχνότητα, επιφάνεια, ρυθμαδόποση). Τέλος, πραγματοποιήθηκε, ενδεικτικά, υλοποίηση της αρχιτεκτονικής SHA-1/256 στο board Spartan 3E (xc3s500E) και εκ νέου επιβεβαίωση της ορθής λειτουργίας. / This thesis deals with the design and implementation in hardware architectures for cryptographic hash functions. The aim was to develop multi-mode architectures for the Secure Hash Algorithms (SHA) famylies. Specifically, the study initially held three hash functions, namely SHA-1, SHA-256 and SHA-512, as well as their respective architectures (four-stage pipeline). This study has analyzed and identified similarities and differences of these architectures, on their components and sub-parameters. Based on these results, and using the similarities of the original architecture, we designed two multi-mode architectures with four-stage pipeline: a) SHA-1/256 that integrates the functions of the SHA-1 and SHA-256 algorithms and b) the SHA -1/256/512 incorporating the functions of all three. Due to the above use, the architectures have little loss in speed, while the chip area is kept low. The proper functioning of these architectures was, initially, through simulation with ModelSim (Mentor Graphics), then performed synthesis and place-&-route architectures of FPGAs to Xilinx (families of Virtex-4, Virtex-5, Virtex-6) using the Xilinx ISE Design Suite v12.1, from which emerged the metrics of performance (frequency, area, throughput). Finally, for demonstration reasons, an implementation of the architecture SHA-1/256 board Spartan 3E (xc3s500E) and re-confirmation of its correct operation took place.