Zugl.: Bremen, Univ., Diss., 2008

Unterschiedliche (lern-)kulturelle Hintergründe und Bachelorabschlüsse der Studierenden führen zu einem heterogenen Kursgefüge und zu großen Niveauunterschieden bei den Vorkenntnissen. Dem hohen Bedarf an individueller Förderung und der Notwendigkeit, die Wirksamkeit von Übungsaufgaben als Klausurvorbereitung zu erhöhen, kann mit dem Einsatz von E-Learning-Angeboten begegnet werden. Im hier vorgestellten Lehr-Lern-Projekt lag der Schwerpunkt auf der Erstellung eines Wikis als Lösungsskizze einer ehemaligen Klausur.

Software-basierte Selbsttest (SBST) Konzepte für Prozessoren werden zunehmend interessant nicht nur durch die At-Speed Test Problematik. Auch bezüglich Stromaufnahme und Testzeit bietet dieses Testkonzept gegenüber dem Standard Verfahren wie etwa Scan-Test Vorteile. Als grundsätzlich problematisch ist die Erzeugung solcher software-basierten Testroutinen anzusehen, da bislang kein geeigneter einheitlicher Entwurfsprozess vorliegt. Deshalb wurde exemplarisch für einen einfachen 16-bit Prozessorkern sowohl eine manuelle rein funktional erstellte SBST und eine automatisch generierte auf Strukturinformationen basierende SBST untersucht um die Möglichkeiten und Grenzen eines solchen Ansatzes aufzuzeigen.

Unterschiedliche (lern-)kulturelle Hintergründe und Bachelorabschlüsse der Studierenden führen zu einem heterogenen Kursgefüge und zu großen Niveauunterschieden bei den Vorkenntnissen. Dem hohen Bedarf an individueller Förderung und der Notwendigkeit, die Wirksamkeit von Übungsaufgaben als Klausurvorbereitung zu erhöhen, kann mit dem Einsatz von E-Learning-Angeboten begegnet werden. Im hier vorgestellten Lehr-Lern-Projekt lag der Schwerpunkt auf der Erstellung eines Wikis als Lösungsskizze einer ehemaligen Klausur.

Software-basierte Selbsttest (SBST) Konzepte für Prozessoren werden zunehmend interessant nicht nur durch die At-Speed Test Problematik. Auch bezüglich Stromaufnahme und Testzeit bietet dieses Testkonzept gegenüber dem Standard Verfahren wie etwa Scan-Test Vorteile. Als grundsätzlich problematisch ist die Erzeugung solcher software-basierten Testroutinen anzusehen, da bislang kein geeigneter einheitlicher Entwurfsprozess vorliegt. Deshalb wurde exemplarisch für einen einfachen 16-bit Prozessorkern sowohl eine manuelle rein funktional erstellte SBST und eine automatisch generierte auf Strukturinformationen basierende SBST untersucht um die Möglichkeiten und Grenzen eines solchen Ansatzes aufzuzeigen.

In der vorliegenden Arbeit werden eine sichere FPGA-Stellwerksplattform und ein Transformationsverfahren entwickelt, mit dem die Schaltungen bestehender Relaisstellwerke in eine FPGA-Logik überführt werden können. Die FPGA-Stellwerksplattform ersetzt die Innenanlage eines Relaisstellwerks. Ihre Schnittstellen entsprechen den bisherigen Schnittstellen am Kabelabschlussgestell und zur Bedien- und Meldeeinrichtung. Damit ist eine einfache Migration bestehender Stellwerke möglich. Das Sicherheitskonzept basiert auf einer zweikanaligen Struktur mit sicherem Vergleicher und zusätzlichen Selbsttests zur schnellen, datenflussunabhängigen Ausfalloffenbarung. Die erreichbare Gefährdungsrate liegt im Bereich von SIL 4 und entspricht damit dem Sicherheitsziel für Stellwerke der Deutschen Bahn. Die Transformation sieht eine Trennung der Stellwerkslogik in Logik- und Leistungsteil vor. Der Logikteil wird auf dem FPGA realisiert. Die im Leistungsteil verbliebenen Kontakte und Überwacherrelais werden durch sichere Stellteile ersetzt. Die logischen Ansteuerbedingungen der Relais werden in Schaltnetze überführt. Die gesteuerten Relais werden durch Instanzen generischer Zustandsmodelle ersetzt. Für jeden verwendeten Relaistyp wurde ein entsprechendes Modell entwickelt, das bei der Transformation als Baustein eingesetzt werden kann. Die generischen Zustandsmodelle berücksichtigen auch die sicherheitsrelevanten konstruktiven Eigenschaften der Relais. So wird bei der Auftrennung einer Schaltung in Logik- und Leistungsteil sichergestellt, dass die in getrennte Schaltungsteile überführten Öffner und Schließer eines Relais nie gleichzeitig geschlossen sein können (Zwangsführung der Kontakte). Dies ist eine Voraussetzung für die Beibehaltung der sicherheitsrelevanten Funktionsbedingungen der Originalschaltung. Das Transformationsverfahren und die implementierten Mechanismen zur Ausfalloffenbarung sind unabhängig von der Anwenderlogik und vom gewählten Schaltkreistyp. Damit kann der generierte VHDL-Code bei Obsoleszenz eines Schaltkreises auch auf andere FPGA-Typen portiert werden. In einer Ressourcenabschätzung wird gezeigt, dass der gewählte Lösungsansatz geeignet ist, die Schaltungen kleinerer Relaisstellwerke vollständig auf einem FPGA zu realisieren. Die Anwendung des vorgestellten Verfahrens wird am Beispiel der Weichengruppe des Stellwerkstyps GS II DR demonstriert. Das Transformationsverfahren ist aber auch für andere Stellwerksbauformen geeignet. Dabei ist es unerheblich, ob diese nach dem tabellarischen Verschlussplanprinzip oder dem Spurplanprinzip arbeiten.

In der vorliegenden Arbeit werden eine sichere FPGA-Stellwerksplattform und ein Transformationsverfahren entwickelt, mit dem die Schaltungen bestehender Relaisstellwerke in eine FPGA-Logik überführt werden können. Die FPGA-Stellwerksplattform ersetzt die Innenanlage eines Relaisstellwerks. Ihre Schnittstellen entsprechen den bisherigen Schnittstellen am Kabelabschlussgestell und zur Bedien- und Meldeeinrichtung. Damit ist eine einfache Migration bestehender Stellwerke möglich. Das Sicherheitskonzept basiert auf einer zweikanaligen Struktur mit sicherem Vergleicher und zusätzlichen Selbsttests zur schnellen, datenflussunabhängigen Ausfalloffenbarung. Die erreichbare Gefährdungsrate liegt im Bereich von SIL 4 und entspricht damit dem Sicherheitsziel für Stellwerke der Deutschen Bahn. Die Transformation sieht eine Trennung der Stellwerkslogik in Logik- und Leistungsteil vor. Der Logikteil wird auf dem FPGA realisiert. Die im Leistungsteil verbliebenen Kontakte und Überwacherrelais werden durch sichere Stellteile ersetzt. Die logischen Ansteuerbedingungen der Relais werden in Schaltnetze überführt. Die gesteuerten Relais werden durch Instanzen generischer Zustandsmodelle ersetzt. Für jeden verwendeten Relaistyp wurde ein entsprechendes Modell entwickelt, das bei der Transformation als Baustein eingesetzt werden kann. Die generischen Zustandsmodelle berücksichtigen auch die sicherheitsrelevanten konstruktiven Eigenschaften der Relais. So wird bei der Auftrennung einer Schaltung in Logik- und Leistungsteil sichergestellt, dass die in getrennte Schaltungsteile überführten Öffner und Schließer eines Relais nie gleichzeitig geschlossen sein können (Zwangsführung der Kontakte). Dies ist eine Voraussetzung für die Beibehaltung der sicherheitsrelevanten Funktionsbedingungen der Originalschaltung. Das Transformationsverfahren und die implementierten Mechanismen zur Ausfalloffenbarung sind unabhängig von der Anwenderlogik und vom gewählten Schaltkreistyp. Damit kann der generierte VHDL-Code bei Obsoleszenz eines Schaltkreises auch auf andere FPGA-Typen portiert werden. In einer Ressourcenabschätzung wird gezeigt, dass der gewählte Lösungsansatz geeignet ist, die Schaltungen kleinerer Relaisstellwerke vollständig auf einem FPGA zu realisieren. Die Anwendung des vorgestellten Verfahrens wird am Beispiel der Weichengruppe des Stellwerkstyps GS II DR demonstriert. Das Transformationsverfahren ist aber auch für andere Stellwerksbauformen geeignet. Dabei ist es unerheblich, ob diese nach dem tabellarischen Verschlussplanprinzip oder dem Spurplanprinzip arbeiten.