The IEEE 802.11a protocol is part of the IEEE 802 protocols for implementing WLAN Wi- Fi computer communications in various frequencies. These protocols find applications worldwide, covering a wide range of devices like mobile phones, computers, laptops, household appliances, etc. Since wireless communication is being used, data that is transmitted is susceptible to noise. As a means to recover from noise, the data transmitted is encoded using convolutional encoding and correspondingly decoded on the receiver side. The decoder used is the Viterbi decoder, in the PHY layer of the protocol. This thesis investigates soft-decision Viterbi decoder implementations that meet the requirements of the IEEE 802.11a protocol. It aims to implement a rate-flexible design as a coarse grain re-configurable architecture using the SiLago framework. SiLago is a modular approach towards ASIC design. Components are designed as hardened blocks, which means they are synthesised and pre-verified. Each block is also abuttable like LEGO blocks, which allows users to connect compatible blocks and make designs specific to their requirements, while getting performance similar to that of traditional ASICs. This approach significantly reduces the design costs, as verification is a one-time task. The thesis discusses the strongly connected trellis Viterbi decoding algorithm and proposes a design for a soft decision Viterbi decoder. The proposed design meets the throughput requirements of the communication protocol and it can be reconfigured to work for 45 different code rates, with programmable soft decision width and parallelism. The algorithm used is compared against MATLAB for its BER performance. Results from RTL simulations, advantages and disadvantages of the proposed design are discussed. Recommendations for future improvements are also made. / IEEE 802.11a-protokollet är en del av IEEE 802-protokollen för att implementera WLAN Wi-Fi-datorkommunikation i olika frekvenser. Dessa protokoll används i applikationer över hela världen som täcker ett brett spektrum av produkter som mobiltelefoner, datorer, bärbara datorer, hushållsapparater etc. Eftersom trådlös kommunikation används är data som överförs känslig för brus. Som ett medel för att återhämta sig från brus kodas överförd data med hjälp av faltningskodning och avkodas på motsvarande sätt på mottagarsidan. Den avkodare som används är Viterbi-avkodaren, i PHY-skiktet i protokollet. Denna avhandling undersöker mjuka beslut Viterbi avkodarimplementeringar som uppfyller kraven i IEEE 802.11a protokollet. Det syftar till att implementera en hastighetsflexibel design som en grovkornig konfigurerbar arkitektur som använder SiLago ramverket. SiLago är ett modulärt synsätt på ASIC design. Komponenterna är utformade som härda block, vilket innebär att de är syntetiserade och förverifierade. Varje block kan också kopplas ihop, som LEGO block, vilket gör det möjligt för användare att ansluta kompatibla block och göra designer som är specifika för deras krav, samtidigt som de får prestanda som liknar traditionella ASICs. Detta tillvägagångssätt minskar designkostnaderna avsevärt, eftersom verifiering är en engångsuppgift. Avhandlingen diskuterar den starkt kopplade trellis Viterbi-avkodningsalgoritmen och föreslår en design för en mjuk Viterbi-avkodare. Den föreslagna designen uppfyller kommunikationsprotokollets genomströmningskrav och den kan konfigureras om för att fungera för 45 olika kodhastigheter, med programmerbar mjuk beslutsbredd och parallellitet. Algoritmen som används jämförs mot MATLAB för dess BER-prestanda. Resultat från RTL-simuleringar, fördelar och nackdelar med den föreslagna designen diskuteras. Rekommendationer för framtida förbättringar görs också.

With the increasing complexity of the chip architecture design for meeting different application requirements, the corresponding instruction scheduler of high-level synthesis tool needs to solve complex scheduling problems. Dynamically Reconfigurable Resource Array (DRRA) is a novel architecture based on Coarse-Grained Reconfigurable Architecture (CGRA) on SiLago platform, the instruction scheduler of Vesyla-II, the dedicated High-Level Synthesis (HLS) tool targets for DRRA needs to schedule the specific instruction sets designed for Distributed Two-level Control System (D2LC). This kind of instruction has different lifetimes and is fully cooperative and persistent. Based on these features, the instruction scheduler needs to be applied to the scheduling algorithm under complex constraints. The previously existing naive algorithm shows poor scalability and low efficiency. This thesis attempts to design and implement a new scheduling algorithm to improve the performance of a constraint programming engine-based scheduler. The new scheduling algorithm is based on the heuristic method, the scheduler with this algorithm does the order prediction during the resource scheduling process. Besides, a test bench for meeting different instruction scheduling behavior is also designed, and the test bench could generate the maximum boundary of the schedule to do the performance profiling of the developed algorithm. Several experiments are performed to compare the proposed method against the previous naive algorithm. The execution time and quality of the result are crucial to determine which algorithm has better performance. The experiment result shows that the scheduler with a heuristic algorithm could reduce the execution time and have comparable schedule quality, and it could solve all the test cases, whilst the naive algorithm only can solve part of them. / Med den ökande komplexiteten hos chiparkitekturdesignen för att möta olika applikationskrav, måste motsvarande instruktionsschemaläggare för högnivåsyntesverktyg lösa komplexa schemaläggningsproblem. Dynamically Reconfigurable Resource Array (DRRA) är en ny arkitektur baserad på Coarse-Grained Reconfigurable Architecture (CGRA) på SiLago-plattformen, instruktionsschemaläggaren för Vesyla-II, de dedikerade High Level Synthesis (HLS) verktygsmålen för DRRA behöver för att schemalägga de specifika instruktionsuppsättningar designade för distribuerat tvånivåstyrsystem (D2LC). Denna typ av undervisning har olika livslängder och är helt samarbetsvillig och ihållande. Baserat på dessa funktioner måste instruktionsschemaläggaren appliceras på schemaläggningsalgoritmen under komplexa begränsningar. Den tidigare existerande naiva algoritmen visar dålig skalbarhet och låg effektivitet. Den här avhandlingen försöker designa och implementera en ny schemaläggningsalgoritm för att förbättra prestandan hos en schemaläggare som är baserad på begränsningsprogrammeringsmotorer. Den nya schemaläggningsalgoritmen är baserad på den heuristiska metoden, schemaläggaren med denna algoritm gör ordningsförutsägelsen under resursschemaläggningsprocessen. Dessutom är en testbänk för att möta olika instruktionsschemaläggningsbeteenden också utformad, och testbänken kan generera den maximala gränsen för schemat för att göra prestandaprofileringen av den utvecklade algoritmen. Flera experiment utförs för att jämföra den föreslagna metoden mot den tidigare naiva algoritmen. Exekveringstiden och kvaliteten på resultatet är avgörande för att avgöra vilken algoritm som har bättre prestanda. Experimentresultatet visar att schemaläggaren med en heuristisk algoritm kan minska exekveringstiden och ha jämförbar schemakvalitet, och den kan lösa alla testfall, medan den naiva algoritmen bara kan lösa en del av dem.

Modern wireless communication systems have seen an increased usage of various channel coding techniques to facilitate improved throughput and latency. Interleavers form an integral part of these coding techniques and play a critical role by making the communication more robust and resilient to noise and other interference. The ever increasing need for higher throughputs and lower latencies has made designers to pursue a more parallel design approach giving rise to parallel adaptations of these encoding/decoding techniques. A bulk of the modern telecommunication occurs over Wireless Wide Area Network (WWAN), commonly referred to as cellular networks. The 3rd Generation Partnership Project (3GPP), Long Term Evolution (LTE) develops and specifies the standards that are used in cellular communication. Their current most widely used "4G" standard employs Turbo coding techniques and a Quadratic Permutation Polynomial (QPP) interleaver. Silicon Large Grain Object or SiLago is a Coarse Grain Reconfigurable Fabric facilitating a modular approach towards electronics hardware development. The concept is similar to LEGO bricks, that is to have a library of hardened blocks (similar to Lego bricks) out of which systems of various types and functionalities can be built. This thesis investigates the state-of-the-art parallel interleavers and parallel interleaving techniques available for the 3GPP LTE QPP interleavers, and implements two interleaver designs, one for Radix 2 and another for Radix 4 decoding techniques. A physical synthesis is carried out in 28nm technology and the results in terms of power and area are reported. / Moderna trådlösa kommunikationssystem har sett ökad användning av olika kanaler kodningstekniker för att underlätta förbättrad genomströmning och latens. Interleavers utgör en integrerad del av dessa kodningstekniker och spelar en viktig roll genom att göra kommunikation mer robust och fjädrande för brus och andra störningar. Det ökande behovet av högre genomströmningar och lägre latenser har gjort konstruktörer att driva en mer parallell design tillvägagångssätt som ger upphov till parallella anpassningar av dessa kodningstekniker. En stor del av modern telekommunikation är via Wireless Wide Area Network (WWAN), vanligen kallad mobilnät. Det Third Generation Partnership Project (3GPP), Long Term Evolution (LTE) utvecklar och specificerar de standarder som används i mobil kommunikation. Deras nuvarande mest använda "4G" standard använder Turbo-kodning tekniker och en Quadratic Permutation Polynomial (QPP) interleaver. Silicon Large Grain Object eller SiLago är ett grovt kornkonfigurerbart tygstöd ett modulärt tillvägagångssätt för elektronikutveckling. Konceptet är liknande LEGO-tegelstenar, det är med ett library av härdade block (liknande Lego-tegelstenar), varav system av olika typer och funktioner kan byggas. Denna avhandling undersöker de toppmoderna parallella interleaversna och parallellinterfolieringen tekniker som är tillgängliga för 3GPP LTE QPP interleavers, och implementerar tvåinterleavers mönster, en för Radix 2 och en annan för Radix 4avkodningstekniker. En fysisk syntes utförs i 28nm-teknik och resultaten i kraft och area rapporteras.

The Silago concept introduces a hardware-centric platform that is based on coarse-grained reconfigurable fabrics and networks on chips(NoCs). With the intra-region and inter-region NoC, the Silago platform can form resource clusters to host various applications. The conventional global interconnection is implemented with a two-level NoC, which potentially results in heavyweight hardware and unpredictable behavior. Targeting optimizing the global inter-region data transfer, we propose a mathematical model that clarifies the scheduling mechanism, and present a software-defined interconnection solution that exploits the awareness of access pattern. The solution requires a executor which is expected to be a programmable lightweight transmitter. Considering that existing instruction set architectures(ISAs) lack direct support for single-cycle loop instruction, we propose a self-defined instruction set, which reduces the program size and enhances the schedulability. Based on the instruction set, we implemented the transmitter in the abstraction level of register transfer level(RTL). We also established a constraint random stimulus-based verification environment. The design is verified by regression test and synthesized. The results show that the design is functionally correct and synthesizable. Overall, the programmable transmitter helps to enable a composable interconnect scheme to connect hard IPs. / Silago-konceptet introducerar en hårdvarucentrerad plattform som är baserad på grovkorniga omkonfigurerbara tyger och nätverk på chips. Med intra-region och interregion NoC kan Silago-plattformen bilda resurskluster för att vara värd för olika applikationer. Den konventionella globala sammankopplingen är implementerad med en tvånivås NoC, vilket potentiellt resulterar i tung hårdvara och oförutsägbart beteende. Med inriktning på att optimera den globala dataöverföringen mellan regioner, föreslår vi en matematisk modell som klargör schemaläggningsmekanismen och presenterar en mjukvarudefinierad sammankopplingslösning som utnyttjar medvetenheten om åtkomstmönster. Lösningen kräver en executor som förväntas till en programmerbar lättviktssändare. Med tanke på att befintliga instruktionsuppsättningsarkitekturer (ISA) saknar direkt stöd för enkelcykelslinginstruktioner, föreslår vi en självdefinierad instruktionsuppsättning, som minskar programstorleken och förbättrar schemaläggningsbarheten. Baserat på instruktionsuppsättningen implementerade vi sändaren i abstraktionsnivån för registeröverföringsnivå (RTL). Vi etablerade också en slumpmässig stimulansbaserad verifieringsmiljö. Designen verifieras genom regressionstest och syntetiseras. Resultaten visar att designen är funktionellt korrekt och syntetiserbar.

Synchoros VLSI design style can be an alternative choice to fit the increasing complexity of embedded multi-processor architectures. SiLago Block is part of the synchoros blocks, which can effectively reduce the cost of logic and physical synthesis as it is hardened and highly centralized details from each layer of metal. Global NoCs play an essential part in system-level design and there is necessary to benchmark the SiLago global NoC against other existing NoC libraries. In this degree project, the structure of the NoC is established based on the SiLago models, including the wires and the switches. The whole structure has nine times nine grids and sixteen switches are placed inside symmetrically. The connection between two adjacent switches is built up by wires. The routing algorithm inside the switches can support the most common routing situations by destinations, routing states, and routing history. Except the routing algorithm, this essay provides some deadlock situations and also conclude some ways to solve them. The scripts developed from the NoC generator can be used to do the logical and physical synthesis for the SiLago models. The results from the synthesis can be explored to compare against other methods about the hability to estimate cost metrics from a high level of abstraction and the quality of results. The concept of partition is introduced to accomplish physical synthesis, and through this, the design can be more approach to the core idea of synchoros VLSI design. / Synchoros VLSI designstil kan vara ett alternativt val för att passa den ökande komplexiteten hos inbäddade flerprocessorarkitekturer. SiLago Block är en del av synchoros-blocken, som effektivt kan minska kostnaderna för logik och fysisk syntes eftersom det är härdat och mycket centraliserade detaljer från varje lager av metall. Globala NoC spelar en viktig roll i design på systemnivå och det är nödvändigt att jämföra SiLago globala NoC mot andra befintliga NoC-bibliotek. I detta examensarbete fastställs strukturen för NoC baserat på SiLago-modellerna, inklusive ledningarna och switcharna. Hela strukturen har nio gånger nio rutnät och sexton brytare är placerade inuti symmetriskt. Förbindelsen mellan två intilliggande brytare byggs upp av ledningar. Routingalgoritmen inuti switcharna kan stödja de vanligaste routingsituationerna efter destinationer, routingtillstånd och routinghistorik. Förutom routingalgoritmen ger den här uppsatsen några dödlägessituationer och kommer också fram till några sätt att lösa dem. Skripten som utvecklats från NoC-generatorn kan användas för att göra den logiska och fysiska syntesen för SiLago-modellerna. Resultaten från syntesen kan utforskas för att jämföras med andra metoder om förmågan att uppskatta kostnadsmått från en hög abstraktionsnivå och kvaliteten på resultaten. Begreppet partition introduceras för att åstadkomma fysisk syntes, och genom detta kan designen vara mer förhållningssätt till kärnidén med synchoros VLSI-design.

A hardware design methodology or platform is complete if it has the capabilities to successfully implement clock tree, predict the power consumption for cases like best and worst Parasitic Interconnect Corners (RC Corners), supply power to every standard cell, etc.This thesis has tried to solve the three unsolved engineering problems in SiLago design. First, power characterization of the flat design which was designed using the SiLago methodology. Second, designing a hierarchical clock tree and harden it inside the SiLago logic. Third, dimensioning hierarchical power grids. Out of these, clock tree illustrates some interesting characteristics as it is programmable and predictable.The tools used for digital designing are Cadence Innovus, Synopsys Design Vision, and Mentor Graphics Questasim. These are very sophisticated tools and widely accepted in industries as well as in academia.The work done in this thesis has enabled SiLago platform one step forward toward its fruition. / En hårdvarudesign metodologi eller plattform är komplett om den har kapabiliteten till att lyckas genomföra klockträdet, förutsäga strömförbrukningen för bästa och värsta fall av Parasitic Interconnect Corners (RC Corners), tillföra kraft till varje standardcell, etc. Denna avhandling har försökt lösa de tre olösta tekniska problemen i SiLago-designen. Det första är strömkvalificering av designen som designades med hjälp av SiLago metoden. Det andra problemet är att designa ett hierarkiskt klockträd och härda det inuti SiLago logik. Det tredje problemet är att dimensionera hierarkiska strömnät. Ur dessa illustrerar klockträdet några intressanta egenskaper eftersom det är programmerbart och förutsägbart. De verktyg som används för digital design är Cadence Innovus, Synopsys Design Visionoch Mentor Graphics Questasim. Dessa verktyg är mycket sofistikerade och allmänt accepterade i industrier såväl som i akademin. Arbetet i denna avhandling har gjort det möjligt för SiLago-plattformen att ta ett steg mot att realiseras.