Il existe une voie nouvelle différente du schéma de calcul, par nature séquentiel de Von Neumann: celle du parallélisme massif. Nous proposons dans cette thèse une architecture régulière hautement parallèle basée sur un réseau de cellules asynchrones communiquant par messages. Chaque cellule exécute une tache simple et intégré un mécanisme de communication lui permettant d'échanger des informations avec n'importe quelle autre cellule du réseau. Cette architecture permet d'exécuter de manière efficace bon nombre d'algorithmes très parallèles. Nous avons étudié un accélérateur de simulation logique basé sur cette architecture cellulaire. Le principe est d'associer a chaque cellule du réseau un élément logique du circuit a simuler. Contrôlée par un système-hôte, la simulation se déroule en deux temps: initialisation des cellules du réseau puis exécution de l'algorithme reparti dans les cellules. Plusieurs algorithmes de simulation ainsi que différents modes de synchronisation sont présentés. La réalisation d'un circuit intégrant un réseau 2 x 2 et ses interfaces de communication est décrite. Enfin, une machine prototype de simulation logique basée sur ce circuit utilisant un ordinateur IBM PC/AT comme système-hôte est présenté

Le développement des techniques d'intégration permet de réaliser des circuits de 10**(5) a 10**(6) transistors et, dans un futur proche, des circuits encore plus complexes. Les problèmes de CAO deviennent donc de plus en plus ardus, comme la simulation logique ou le placement. Cette même évolution nous autorise a réaliser des machines parallèles très puissantes pour résoudre ces problèmes. Nous proposons l'architecture d'un réseau cellulaire asynchrone. Ce réseau, compose de nxn cellules dont chacune est physiquement connectée à ses quatre voisines, dispose d'un mécanisme de communication permettant l'acheminement de messages d'une cellule quelconque a n'importe quelle autre. Un circuit intégré, incluant un réseau de 2 x 2 cellules dédié à la simulation logique, a été réalisé. Utilisant cette architecture cellulaire nous avons développé un placeur, qui a partir d'une configuration initiale, minimise la longueur des connexions par échanges de paires. Nous avons aborde la manière dont le placement pourrait être amélioré par la méthode de recuit simule. Ces deux applications, différentes de l'architecture cellulaire, nous permettent de constater que beaucoup de parties sont communes aux deux circuits. Nous énonçons certaines règles de façon à rendre la conception plus rapide et plus sure

Cette thèse présente la conception d'un accélérateur matériel dédié à la simulation de circuits intégrés. Sur cet accélérateur sont développés un ensemble de logiciels constituant un environnement intégré de simulation. Nous y discutons tout d'abord des concepts de base de la modélisation des circuits intégrés, de la simulation logico-fonctionnelle, de la simulation de pannes, des langages de description du matériel, ainsi que des techniques d'accélération de la simulation de circuits intégrés. Nous présentons ensuite la structure générale de l'accélérateur. Il est basé sur une architecture parallèle : un réseau en anneau sur lequel sont disposées des unités de simulation, où chaque unité de simulation est composée de trois microprocesseurs exécutant trois tâches respectivement. l'ensemble des logiciels implémentés sur cet accélérateur est présenté. Le simulateur réalise ainsi la simulation multi-niveaux (porte logique, fonctionnel et interrupteur) et la simulation de pannes. Des outils de compilation permettent l'utilisation des langages de description du matériel pour modéliser les circuits intégrés de manière structurelle et fonctionnelle. Enfin, différentes stratégies de parallélisation de la simulation ainsi que plusieurs algorithmes de simulation adaptés aux différents niveaux d'abstraction sont étudiés

Cette thèse discute dans un premier temps des propriétés et des concepts des langages de description du matériel HDL. Ensuite, le langage FIDEL pour la description (fonctionnelle, structurelle) et la simulation de circuits intégrés VLSI est présenté, en insistant sur les différentes caractéristiques de ce langage qui sont adaptées à une simulation hiérarchique et multi-niveaux. Deux outils de simulation, logico-fonctionnelle et electrico-fonctionnelle, sont présentés. Ces deux outils présentent une avancée dans le domaine de la simulation dans le but de garder la précision tout en diminuant le cout de simulation des circuits VLSI. Une évaluation des différents langages de description selon leurs domaines d'application et propriétés est présentée. Au vu de cette évaluation, FIDEL s'insère en bonne place, tant au niveau des concepts que de l'utilisation pratique

Cette thèse propose une architecture cellulaire pour la simulation logique. Une première partie présente la simulation logique. Les modélisations, algorithmes, structures des simulateurs classiques sont décrits. Un recensement et une étude sommaire des machines spécialisées existantes sont proposés ainsi qu'une classification des machines cellulaires. Une deuxième partie présente les spécifications d'une architecture cellulaire et propose des solutions aux problèmes d'affectation et d'acheminement soulevés. Une troisième partie décrit la cellule de base d'une manière détaillée dans un réseau 8×8 et évalue la complexité et les performances attendues. Une dernière partie expose les performances globales de simulation du réseau de base et cite quelques extensions dans et hors de la simulation logique