Orientador: Paulo Licio de Geus / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-04T19:10:45Z (GMT). No. of bitstreams: 1 Kropiwiec_DiogoDitzel_M.pdf: 1443116 bytes, checksum: e21c7e873f831958ffc9ce27db574054 (MD5) Previous issue date: 2005 / Resumo: A Internet trouxe grandes benefícios às organizações e usuários de computadores, porém causou também uma maior exposição dos sistemas computacionais interligados em rede. Inúmeros têm sido os esforços para conter o crescente aumento dos ataques que ocorrem no mundo todo, dentre os quais inclui-se o desenvolvimento de sistemas operacionais mais seguros. Entretanto, a adoção desses sistemas ainda é incipiente, devido a várias dificul-dades envolvidas no processo, dentre as quais destaca-se a complexidade de configuração e gerenciamento de políticas de segurança. Nesta dissertação, são apresentados os aspectos estudados durante o desenvolvimento do mestrado, que permitiram a identificação dos problemas atuais associados a segu-rança de sistemas operacionais e políticas de segurança. Isso resultou no projeto e imple-mentação do Policy Viewer, uma ferramenta de visualização de políticas de segurança. Sua finalidade é auxiliar o administrador de políticas na compreensão, visualização e verificação das políticas de segurança especificadas para o sistema operacional. Utilizando as características apresentadas no projeto, foi desenvolvida uma imple-mentação parcial da ferramenta contendo um subconjunto das funcionalidades previstas, sobre o qual foram elaborados exemplos para demonstrar sua utilidade no auxilio da configuração de políticas e na identificação de problemas da política especificada / Abstract: The Internet brought great benefits to organizations and computer users, but has also caused a larger exposure of the computing systems connected to the network. Countless efforts are being made to contain the increasingly higher leveI of attacks that happen ali over the world, among which stands the development of safer operating systems. Un-fortunately, the adoption of these systems is still incipient, because of several obstacles involved in the processo One of them is the complexity of configuring and managing security policies.This dissertation shows aspects of operating system security and security policies stu-died during the Masters program, leading to the identification of current problems asso-ciated with them. This resulted in the project and implementation of Policy Viewer, a tool for the visualization of security policies. Its purpose is to aid the policy administrator in the comprehension, visualization and validation of operating systems security policies. The tool has been partialiy implemented with a subset of the intended functions, using the features presented in the project. Also, examples are shown to demonstrate its utility toward aiding in the process of policy configuration and in the identification of possible problems of such policies / Mestrado / Mestre em Ciência da Computação

Orientador: Ettore Bresciani Filho / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecanica / Made available in DSpace on 2018-07-26T15:28:33Z (GMT). No. of bitstreams: 1 Silva_IrisBentoda_D.pdf: 12670398 bytes, checksum: b8094c576b44042cdf6112d4950c4bb6 (MD5) Previous issue date: 2000 / Resumo: A emergência da microeletrônica e da transmissão de informação propiciou uma maior integração entre o desenvolvimento do produto e do processo de fabricação no setor de forjados. Além disso, a reorientação desse setor, sobretudo no ramo das autopeças, levou-nos a pensar, como Taylor e Ford o fizeram em sua época, sobre a forma na qual se deve pautar a organização do trabalho nas forjarias, a fim de garantir a qualidade e a competitividade. No entanto, o desafio hoje é diferente, principalmente no que diz respeito ao elemento humano. Nossa proposta do modelo de sistema integrado de produto e processo com melhoria contínua da qualidade surgiu dessa reflexão e traz algumas propostas que pudemos desenvolver. Desde 1990, com a abertura da economia, a forjaria, no Brasil, passou a enfrentar mudanças e desafios agravados pela redução progressiva das tarifas alfandegárias. Tal fato permitiu a vinda de produtos estrangeiros com preço e qualidade mundiais, influenciando o perfil do mercado consumidor, que se tornou mais exigente tendo em vista os parâmetros internacionais. As forjarias brasileiras depararam-se com uma concorrência acirrada, principalmente com as forjarias da índia, Turquia e China em razão do preço e com as forjarias do Japão, Alemanha e Estados Unidos, que além disso possuem tecnologia. Ante tal contexto, em que a competitividade é fator essencial para a sobrevivência de nossas forjarias, o que implica a obtenção de qualidade e baixo custo, faz-se necessário um modelo de melhoria contínua da qualidade cujo principal ponto de apoio seja a mudança no gerenciamento que, como vimos, tem aparecido historicamente como fator essencial no desenvolvimento da indústria. Para enfrentar tal desafio, no nosso modelo, o projeto do produto e do processo é mais integrado e, por meio do treinamento, procuramos qualificar os colaboradores para que acompanhem o constante processo de mudança organizacional, absorvam novas tecnologias e possam implementar o processo de melhoria contínua. O ponto central deste trabalho consiste em desenvolver um modelo de qualidade em uma forjaria pertencente a uma empresa do setor metalo-mecânico. Partimos, assim, do princípio de que o fator mais importante na operação de uma forjaria é o conhecimento dos sistemas que se relacionam com as variáveis e os parâmetros do nível de qualidade. Por intermédio da análise desses sistemas, pode-se estabelecer condições para um modelo adequado a um fabricante "classe mundial", buscando-se satisfazer o cliente. O modelo de qualidade proposto foi desenvolvido por meio de pesquisa, de análise e de desenvolvimento de três sistemas: processo de negócios, sistema de qualidade (SQ) e melhoria contínua. O estudo desses processos foi apoiado na teoria do sistema geral. Considerando o processo de negócios e o sistema de qualidade da forjaria (SQF) foi desenvolvido, neste trabalho, o modelo inicial de qualidade (MIQ). A implantação do MIQ mostrou que o resultado do nível de qualidade, quando comparado com o sistema de qualidade anterior da forjaria, apresentou melhor desempenho, porém, ainda aquém dos valores encontrados nas forjarias chamadas de ponta. Observando o modelo MIQ e considerando o sistema de melhoria contínua, foi desenvolvido o modelo de qualidade (MQ) da forjaria. A análise da implantação do MQ deu-se por intermédio do indicador de qualidade, do custo de qualidade, da avaliação da satisfação do cliente e da evolução do modelo com base na teoria do sistema geral. Os resultados obtidos com essa implantação foram comparados com os valores encontrados anteriormente na forjaria e pôde-se notar que houve uma melhoria do nível de qualidade compatível com as forjarias de primeiro mundo / Abstract: The advent of microelectronics and of the transmission of information has created a greater integration between the development of the product and the fabrication process in the sector of forge. Besides, the orientation of this sector, especially in the branch of the auto parts, caused us to think, as Taylor and Ford had already done at their time, about the way whereby the organization of labor should be done in the forges to assure quality and competitiveness. However, the challenge is different today, mainly as regards the human resource. Our proposal of the model for a product and process integrated system with continuous improvement of the quality arose from this thought and brings some propositions that we could develop. Since 1990, with the lifting of the economy barriers, the forge, in the Brazil, began to face changes and challenges on top of which there was the factor of the reduced import taxes. This brought about the importation of products at worldwide quality and price levels, thus influencing the profile of the consumer market, which became more demanding in face of the international parameters. The Brazilian forges faced a strong competition mainly from India, Turkey and China with reference to price, and from Japan, Germany and United States with reference to technology on top of price. In this industrial and commercial environment, in which competitiveness is the essential facto r for the survival of the Brazilian forges - because it demands quality and low cost - a model of continuous improvement of the quality became necessary. The core point of this model is the change in the management that, as we have seen, has historically been present as the essential factor in the development of the industry. To face this challenge, our model proposes a closer integration between the project of the product and that of the processo By means of training, we have searched to qualify the employees to interact with the constant process of organization change. They should also be prepared to absorb new technologies and to. be able to implement the process of continuous improvement. The central point of this work consists in the development of a quality model in a forge of the auto parts sector. We started from the principie that the most important factor in the operation of a forge is the knowledge of systems that interrelate themselves with the variables and the parameters of the quality leveI. Through the analysis of these systems, conditions may be established for a model adequate for a world class manufacturer and at the same time looking forward, to the satisfaction of the customer. The quality model proposed was developed through the research, analysis and development of three systems: business process, quality system (QS) and continuous improvement. The study of these processes was based on the theory of the general system. Taking into consideration the business process and the quality system of the forge, we developed the FQS (Forge Quality System) and the initial IQM (Initial Quality Model). The implementation of the IQM revealed that the results of the quality level, when compared to previous quality system of the forge, presented better performance, even if not to the full expectation of the values that are present in the state-of-the-art forges. Observing the IQM and considering the continuous improvement system, we developed the QM (Quality Model) of the forge. The analysis of the implementation of the QM was made through the indicator of quality, the cost of quality, the assessment of the customer satisfaction and the evolution of the model with base on the theory of the general system. The results obtained with this implementation were then compared with the values that existed before in the forge and the outcome was an improvement of the level of quality compatible with that of forges in the developed countries / Doutorado / Materiais e Processos de Fabricação

Orientador: Sandro Rigo, Guido Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-09T09:47:20Z (GMT). No. of bitstreams: 1 Albertini_BrunodeCarvalho_M.pdf: 662858 bytes, checksum: 2f20414069e7bee35628c149a740056a (MD5) Previous issue date: 2007 / Resumo: Com o passar do anos, os sistemas digitais estão se tornando cada vez mais complexos, aglutinando processadores de propósito geral com hardware e barramentos especializados em uma única pastilha de silício, devido às restrições de consumo, espaço e desempenho. Para contornar esta complexidade e o curto time-to-market, os projetistas estão adotando novas metodologias de descriçãao de hardware em alto nível baseadas em linguagens de descrição de sistemas como o SystemC. Estas descrições permitem o desenvolvimento e o teste do software cedo, sobre um ambiente simulado, e são mais rápidas de escrever e simular que as descrições em baixo níivel. A desvantagem é a perda da precisão da simulação no que diz respeito aos ciclos de clock, que pode ser ignorada nas fases iniciais de projeto. O ArchC é um projeto do LSC que tem como alvo a geração de simuladores de conjuntos de instruções e outras ferramentas a partir de modelos descritos em uma linguagem similar a SystemC. Os simuladores gerados são compatíveis com SystemC e podem ser compilados com ferramentas gratuitas como GCC. Seguindo os passos da indústria, ele suporta descrições de alto nível com comunicação por chamada de funções (TLM ¿ Modelagem em nível de transações ) desde a versão 2.0. Um problema comum quando se está desenvolvendo hardware especializado usando linguagens de descrição de alto nível é a depuração. A utilização das ferramentas existentes como o GDB (GNU Debugger) não é trivial dado que a biblioteca SystemC passa a fazer parte do simulador quando este é compilado. Propomos uma metodologia de depuração baseada em reflexão computacional de módulos SystemC para gerar dicionários que alimentam um módulo capaz de inspecionar e alterar outros módulos em tempo de execução. No presente trabalho, apresentaremos a ARP, a plataforma de referência do ArchC. Seu público alvo são os arquitetos de projetos baseados em plataformas, fornecendo um ambiente para o desenvolvimento de plataformas utilizando simuladores ArchC e os novos usuários, introduzindo o protocolo de comunicação do ArchC, o SystemC e as metodologias relacionadas ao projeto de plataformas / Abstract: Digital systems are becoming more and more complex through the years, putting general purpose processors together with specialized hardware and buses into the same silicon die, due to power, area and performance constraints. In order to deal with this complexity and a short time-to-market, designers are adopting high level hardware descriptions, based on languages such as SystemC. Those descriptions permit early software development and test under a simulated environment, and are also faster to be coded and simulated than low level descriptions. The tradeoff is the loss of simulation precision regarding clock cycles, that can be ignored in early project phases. ArchC is an architecture description language aiming retargetable instruction set simulator generation described in a SystemC like language. The generated simulator is full SystemC compatible and can be compiled with free available tools, as GNU GCC. Following industry path, it supports high level descriptions with Transaction Level Modeling (TLM) communication capabilities since version 2.0. A common problem when developing specialized hardware using high level description languages is debugging. The use of existing tools like GDB (GNU Debugger) is not straightforward since SystemC library becames part of the executable simulator. We propose a new platform debugging methodology based on computational reflection of SystemC modules to generate a dictionary. This dictionary feeds a special SystemC module capable of inspecting and changing attributes of platform modules at run time. In the present work, the ArchC Reference Platform is introduced. It aims the platform based architects, supplying a framework for platform design using ArchC simulators, introducing ArchC communication protocol, SystemC and platform design methodologies / Mestrado / Arquitetura de Computadores / Mestre em Ciência da Computação

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-15T15:19:14Z (GMT). No. of bitstreams: 1 Klein_FelipeVieira_D.pdf: 3206083 bytes, checksum: c061ecd0ae638bd119cadc4fdfaf309c (MD5) Previous issue date: 2009 / Resumo: O crescente aumento da demanda por funcionalidades agregadas a um mesmo dispositivo, aliado a rígidas restrições de desempenho colocam a dissipação de potência como um dos requisitos mais importantes dentro do fluxo de projeto em CAD/EDA. A constante evolução da tecnologia de semicondutores das 'ultimas décadas tem garantido o aumento da complexidade dos sistemas, que demandam cada vez mais recursos computacionais. Contudo, esta crescente complexidade leva ao aumento do consumo de potência, que tem uma série de efeitos colaterais indesejados, tais como, problemas térmicos e aumento da densidade de potência, comprometendo a confiabilidade do circuito. Desta forma, 'e necessário introduzir soluções para o resfriamento do chip, aumentando seu custo final e seu time-to-market. Além disso, no que diz respeito aos dispositivos portáteis, estes têm sua autonomia reduzida devido aos elevados montantes de energia requeridos para seu funcionamento. As contribuições desta tese englobam dois temas distintos dentro do chamado low-power design. O primeiro tema aborda as técnicas de macromodelagem de potência em RTL. Inicialmente, 'e mostrado que as técnicas convencionais de modelo simples têm limitações intrínsecas que afetam a precisão de suas estimativas. Uma análise quantitativa e qualitativa 'e conduzida, apontando as limitações de diversas técnicas conhecidas, e demonstrando que o uso de uma 'única técnica pode comprometer a qualidade geral das predições. Em seguida, são propostas duas novas técnicas de macromodelagem baseadas em múltiplos modelos, a fim de explorar os pontos fortes de cada modelo individual e otimizar a qualidade das estimativas. Os resultados obtidos com a abordagem proposta revelaram melhorias significativas em relação a abordagem convencional, alcançando resultados 7 vezes superiores para os erros médios, enquanto que os erros máximos foram reduzidos em até 9 vezes. O segundo tema aborda uma 'área que vem recebendo muita atenção com a chegada da era multi-core: o paradigma de programação concorrente conhecido como memória transacional, cujo intuito 'e tornar a tarefa de criar software concorrente mais simples. Embora esta seja uma 'área muito ativa, os pesquisadores têm quase que invariavelmente se concentrado no desempenho das aplicações, negligenciando métricas tais como energia e potência. Este trabalho apresenta uma análise pormenorizada do consumo de energia de uma implementação estado-da-arte de STM (Software Transactional Memory), sendo a primeira do gênero neste contexto. Além disso, uma nova estratégia de gerenciamento de contenção baseada em DVFS (Dynamic Voltage and Frequency Scaling) é proposta, com o intuito de reduzir o consumo de energia de aplicações exibindo alta contenção no barramento / Abstract: The growing demand for features to be included into electronic devices, along with tight performance constraints, make power consumption one of the most important design constraints in the CAD/EDA design flow. The constant evolution of the semiconductor technology, observed in the last decades, has considerably increased the complexity of today's systems, which demand exorbitant computational resources. Unfortunately, the growing complexity leads to a higher power consumption which, in turn, has a number of undesired side effects, such as thermal issues and increased power density, thus compromising the overall circuit reliability. Hence, elaborated cooling solutions are required, increasing its final cost and compromising its time-to-market. Moreover, the large amounts of energy needed by portable devices substantially reduce their battery lifetime. The contributions of this thesis encompass two distinct topics within the so-called low-power design. The first one is related to RTL power macromodeling techniques. It is shown that conventional single-model techniques have intrinsic limitations that affect their accuracy. Then, a quantitative and qualitative analysis is conducted, pinpointing the limitations of several well-known techniques, followed by a demonstration that the adoption of a single technique may compromise the overall quality of the estimates. Subsequently, two novel multi-model power macromodeling techniques are proposed, which exploit the strengths of each single-model technique in order to optimize the accuracy of power estimation. The obtained results revealed substantial improvements in accuracy, which becomes 7 times better for the average errors, while the overall maximum estimation error is divided by 9. The second part of this thesis is related to a topic which is gaining much attention recently in the multi-core era: the concurrent programming paradigm widely known as transactional memory, which aims at making the task of creating concurrent software simpler. Although this is a rather active area, researchers have invariably focused on performance, leaving other metrics such as power and energy unattended. This work presents a detailed power analysis of a state-of-the-art STM (Software Transactional Memory) implementation, being the first one in this context. Moreover, a novel DVFS-based (Dynamic Voltage and Frequency Scaling) contention management strategy is proposed, which reduces the energy consumption by exploiting the slack available in applications displaying high bus contention / Doutorado / Sistemas de Computação / Doutor em Ciência da Computação

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-11T08:21:02Z (GMT). No. of bitstreams: 1 Pimenta_ValdineyAlves_M.pdf: 5178774 bytes, checksum: 75a2335b2db0969f79ae380d7479bff2 (MD5) Previous issue date: 2008 / Resumo: Contrariando as projeções para crescimento da economia mundial, o mercado de semicondutores cresce de forma acelerada, a uma taxa superior a 10% ao ano, movimentando anualmente mais de 270 bilhões de dólares. Acompanhando este crescimento, a importação de componentes eletrônicos pelo Brasil é um dos ítens que mais contribuem negativamente em sua balança comercial, deixando claro que o país não tem atuado de forma econômicamente interessante neste mercado. Um consórcio formado por 8 das principais universidades brasileiras, chamado BrazilIP, foi criado tendo como principal intuito inserir o Brasil no seleto grupo de países produtores de artefatos em semicondutores, em especial, na produção de componentes na forma de propriedade intelectual (IPs). Este grupo tem alcançado considerável sucesso ao longo dos últimos anos e é o foco da presente dissertação. O autor, que participou dos três primeiros anos de vida deste consór.cio, buscou registrar, na forma de método, as propostas, cursos, documentos e experiências ocorridas durante seu envolvimento. São também apresentados casos reais de aplicação da metodologia no desenvolvimento de um decoder de áudio MP3 e um codificador RSA. Uma das intenções deste trabalho é evitar que todo o conhecimento, adquirido e gerado pelo consórcio, se volatilize, além de permitir, através deste registro e exemplos de seu uso, que o método seja facilmente reaplicado em outras instituições de pesquisa. Somando-se a estas contribuições, didáticas e documentais, a dissertação ainda analisa vários pontos, positivos e negativos, sobre sua utilização e pioneirismo, propondo complementações e aprimoramentos / Abstract: Contrary to the projections ofthe worldwide economy's growth rate, the semiconductor market, estimated in 270 billions of dollars, grows over 10% each year. The electronic components market in Brazil has been growing at the same rate and poses a huge payout for the country in this area, leading to efforts in semiconductor training. The Brazil-IP consortium, formed by 8 of the major universities in Brazil, was created to try to insert the .country into the select group of countries that design semiconductors, focusing on intellectual property (IP) market. This group has achieved a considerable success over the past years and the systematization of its methodology is the focus of this dissertation. The contributions of this work are divided into three groups: (1) It registers the methodology in a reproducible way since the proposals, courses, documents and experiences that took place during the fist years were not put together. Since the author participated in the first three years, he is one of the recommended persons to do that. (2) It also exemplifies the methodology with real case studies, MP3 decoder and RSA, which is small enough to be used as first case exercise for new designers to be trained. (3) Finally it comments, makes suggestions and analyses the positive and negative points of the methodology as applied in the Institute of Computing, proposing enhancements and complementation / Mestrado / Sistemas de Computação / Mestre em Ciência da Computação

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-22T19:27:44Z (GMT). No. of bitstreams: 1 Guedes_Marcelo_M.pdf: 3596190 bytes, checksum: cb76d95f3dd3a8542b2e08b6b38550e0 (MD5) Previous issue date: 2012 / Resumo: A dissertação apresenta acSynth, um conjunto de ferramentas integradas que tem por objetivo fornecer uma plataforma aberta de desenvolvimento e síntese de projetos a partir de descrições em ADL ArchC. Como primeiro trabalho, acSynth foi equipado com ferramentas para caracterização de consumo de energia de processadores através do método Tiwari. Isto foi concretizado através da composição das ferramentas PowerSC, acPower e acPowerGen, capacitando acSynth a obter e armazenar informações de consumo de energia. Estes dados podem, então, ser utilizados em simulações em acSim, com geração automática de relatórios em nível ADL. Após a caracterização, é possível distribuir as informações coletadas para evitar reexecutar o fluxo para as mesmas ferramentas e processadores. O trabalho apresenta resultados de caracterização dos processadores MIPS-I Plasma e SPARCv8 Leon3, bem como integração com as ferramentas de síntese da Altera e da Xilinx. Os processadores foram submetidos a testes com os benchmarks acStone, Mibench e Mediabench, com elaboração de relatórios de consumo de energia e gráficos de perfil energético no tempo. Um estudo do erro da caracterização foi apresentado. Para testes com MIPS-I o erro efetivo sobre plataforma Xilinx variou de 0,02% a 61,05%, com 91% dos casos com erro menor ou igual a 30%. Em plataforma Altera o erro efetivo variou de 0,01% a 17,49% com 96% dos casos com erro menor ou igual a 15%. Para testes com SPARCv8 em plataforma Xilinx o erro efetivo variou de 0,14% a 40,66% com 95% dos casos com erro menor ou igual a 20%. Adicionalmente, desenvolveu-se um processador MIPS-I pipelined através do fluxo da ferramenta acRTL. Um histórico do processo com detalhes dos prós e contras é apresentado. Um arquivo com dados de consumo de energia das instruções suportadas foi elaborado. Por fim, energia, área e desempenho foram estudados e comparados ao processador Plasma. As principais contribuições deste trabalho são: interconexão de ferramentas e mostra dos benefícios obtidos com isto; apresentação de uma abordagem de caracterização de consumo de energia de processadores no nível de arquitetura; demonstração de um método funcional para expansão de acSim para abarcar novos aspectos de simulação em alto nível; aplicação prática de acRTL / Abstract: This work presents acSynth, an integrated framework for development and synthesis based on ArchC ADL descriptions. In its first application, acSynth includes characterization tools to allow power consumption analysis for supported processor architectures, through Tiwari's method. The power analysis and characterization tools were achieved by integrating PowerSC, acPower and acPowerGen, allowing acSynth to gather, process and store power consumption data in order to create power reports. This data could then be used in acSim simulations, generating ADL level power analysis reports automatically. We show characterization results for MIPS-I Plasma processor and SPARCv8 Leon3 processor using two different synthesis tools and workflows, Altera and Xilinx. The processors were tested with acStone, Mibench and Mediabench benchmarks, generating power reports and energy consumption profile graphs with energy per time data. We analyzed the error comparing to RTL simulations. The analysis with MIPS-I and Xilinx tool set presented effective error between 0.02% and 61.05%, with 91% of the total number of analyzed cases presenting errors with less than or equal to 30%. Adopting Altera tool set, the effective error was between 0.01% and 17.49% with 96% of the total number of analyzed cases showing error with less than or equal to 15%. For SPARCv8 architecture, using Xilinx tool set, the effective error ranged between 0.14% and 40.66% with 95% of the total number of analyzed cases presenting errors with less than or equal to 20%. Furthermore, a MIPS-I pipelined processor was developed using the acRTL workflow. The complete development is detailed in this dissertation, highlighting the method advantages and disadvantages. The new processor power consumption data was collected and an acSynth power database generated. Finally, power, area and performance was investigated and compared to the stable processor Plasma. The main contributions of the present dissertation are: ArchC tool set integration showing the benefits in high level analysis; introduction of a new power characterization method in architecture level, expanding ArchC environment; design of a practical method to expand the acSim analysis and behavior, covering new high level simulation aspects; the practical use of acRTL / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

Orientador: Luís Geraldo Pedroso Meloni / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-19T10:05:51Z (GMT). No. of bitstreams: 1 Braga_ViniciusJoseAndrade_M.pdf: 1600550 bytes, checksum: 9a8740df6ec6525126cc7f55fca3b881 (MD5) Previous issue date: 2011 / Resumo: Este trabalho descreve o desenvolvimento de um decodificador de áudio embarcado em um Digital Signal Processor (DSP)de acordo com o padrão High Efficiency AAC version 2(HE-AAC v2) do MPEG-4. Essa atividade é parte integrante do projeto Rede H.264 que tem por objetivo o desenvolvimento de tecnologias nacionais para ser integrado ao padrão brasileiro de TV digital, o Integrated Services Digital Broadcasting-Terrestrial Brazilian version(ISDB-Tb). Também apresenta um estudo sobre diversas técnicas de otimização para processamento em tempo real na busca de se obter o melhor desempenho da arquitetura utilizada. Como resultado final deste trabalho, chegou-se a um decodificador embarcado em tempo real, otimizado com as técnicas descritas e compatível com o ISDB-TB / Abstract: This work describes the development of an embedded audio decoder in a Digital Signal Processor (DSP) according to the standard High Efficiency AAC v2 (HE-AAC v2) of MPEG-4. This activity is part of the Rede H.264 project which has objective the development of national technologies to be integrated in the Brazilian Digital TV standard, the Integrated Services Digital Broadcasting-Terrestrial Brazilian version (ISDB-Tb). It also presents a study of various optimization techniques for real-time processing in the quest to get the best performance of the architecture used. As final result of this work a real-time embedded decoder was achieved, optimized with the techniques described and compatible with the ISDB-Tb / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

Orientador: Alice Maria Bastos Hubinger Tokarnia / Dissertação (mestrado) - Universidade Estadual de Campinas,Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-21T13:10:12Z (GMT). No. of bitstreams: 1 Pepe_PedroCarlosFazolino_M.pdf: 4573450 bytes, checksum: d2aa117fafd3213b052c1164eaabed1f (MD5) Previous issue date: 2012 / Resumo: Este trabalho apresenta quatro algoritmos de escalonamento dinâmico de Tensão e Frequência (DVFS) em sistemas multiprocessador baseado em caminhos de execução. Nossos alvos são aplicações multimídia executadas em sistemas embarcados, com especificação de qualidade por taxa mínima de entradas (QoS) processadas. Uma fração mínima de entradas, geralmente quadros de dados, precisa ser completamente processada no tempo máximo de resposta especificado. O objetivo dos algoritmos é atuar em quatro cenários que correspondem a sistemas com diferentes possibilidades de escalonamento dinâmico de tensão e frequência e diferentes capacidades de monitoramento da qualidade de serviço. No primeiro cenário, todos os pacotes de dados de entrada recebidos devem ser processados dentro do tempo máximo especificado e o nível de tensão/frequência pode ser ajustado no início da execução da aplicação, sendo o mesmo para todos os processadores. Este cenário é referência para comparação de resultados para os outros cenários. Para o segundo cenário, o nível de tensão/frequência pode ser definido individualmente para um processador, no início da execução de cada tarefa, e dados de entrada de classes específicas podem ser descartados. O terceiro cenário possibilita, além do descarte de classes específicas de dados de entrada, o ajuste do nível de tensão/frequência de cada tarefa de acordo com a classe de dados de entrada a ser processada. O algoritmo desenvolvido para o quarto cenário trata dinamicamente de alterações na distribuição probabilística das classes de entrada, calculando novos níveis de tensão/frequência para as tarefas e classes de entrada de modo que a especificação de qualidade continue a ser satisfeita, de forma eficiente. Para uma aplicação de cancelamento de eco acústico, executada em 4 processadores, com taxa mínima de processamento igual a 50%, o algoritmo de escalonamento de tensão e frequência, no cenário 3, conseguiu reduzir o consumo de energia em cerca de 71%, comparado ao cenário 1. No cenário 4, simulamos para esta aplicação uma modificação simultânea de 10 pontos percentuais na distribuição das classes de entrada em 3 tarefas causando aumentos do número de descartes. O algoritmo proposto para o cenário 4 manteve a qualidade mínima com um aumento de apenas 6% no consumo de energia, quando comparado ao consumo de energia da configuração inicial definida para o cenário 3 / Abstract: This work presents four execution-path based Dynamic Voltage/Frequency Scaling (DVFS) algorithms for multiprocessor systems. The targets are embedded systems multimedia applications, with minimum input data completion rate specification (QoS). A minimum fraction of input data, usually data frames, should be processed within the specified deadline. These algorithms aim to operate in four scenarios corresponding to systems with different possibilities of dynamic voltage and frequency scheduling and different QoS monitoring capabilities. In the first scenario, all received data frames should be treated within the deadline and the voltage/frequency operational level can be adjusted at the beginning of the application execution, and must be the same for all processors. This scenario is a reference for comparison of results obtained for the other scenarios. For the second scenario, the voltage/frequency operational level can be set individually for each processor at the beginning of each task execution, and input data frames of specific input classes can be discarded. The third scenario allows, besides discarding specific classes of input data, it is possible to adjust the operation level for each task, according to the class of the input data to be treated. The algorithm for the fourth scenario operates online, computing new voltage/frequency levels and making new decisions about class discarding to cope with changes in probability distribution of input classes. Its goal is to maintain the specified quality with low energy consumption. In an application of acoustic echo cancellation running on a system with 4 processors, with a rate of inputs completely processed specified as 50%, the algorithm for scenario 3 achieved a reduction in consumption close to 71%, comparing to the results for scenario 1. During simulation, this application has been subjected to simultaneous changes of 10% in the input class distributions of three discarding tasks, reducing system quality. The algorithm for scenario 4, maintained the minimum quality with just 6% increase in power consumption, when compared to the consumption of the initial configuration for scenario 3 / Mestrado / Engenharia de Computação / Mestre em Engenharia Elétrica

Orientadores: Norian Marranghello / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-04T00:21:09Z (GMT). No. of bitstreams: 1 Oliveira_WagnerLuizAlvesde_D.pdf: 11239313 bytes, checksum: 6656f5270142e68410f7ed92ce02dc2d (MD5) Previous issue date: 2004 / Resumo: O projeto de sistemas digitais alcançou um elevado grau de complexidade, inviabilizando sua consecução sem o uso de ferramentas de CAD. O ponto de partida de tais ferramentas consiste numa visão conceitual do sistema pretendido (dada por um ou mais modelos conceituais), a qual é capturada para tratamento computacional por uma ou mais linguagens de especificação. Várias dessas linguagens foram desenvolvidas visando capturar tantas características de hardware e de software quanto possível, de acordo com diferentes metodologias de projeto. Rede de Petri é uma classe de modelos conceituais utilizada na modelagem de diversos tipos de sistemas computacionais paralelos. Algumas extensões de rede de Petri foram propostas visando à descrição, de forma tão acurada quanto possível, de características de sistemas digitais. Entretanto, somente duas destas extensões possuem um número maior de características necessárias à descrição integral de tais sistemas. O presente trabalho apresenta uma extensão de rede de Petri desenvolvida para superar as limitações das demais extensões na representação de sistemas digitais. O trabalho apresenta, também, uma metodologia de coprojeto hardware/software na qual a extensão proposta pode ser usada como linguagem de modelagem interna. Tal plataforma visa a descrição, simulação, análise, validação e síntese em alto nível de sistemas digitais embutidos / Abstract: Digital system design has reached a high degree of complexity that prevents its realization without CAD tools. The starting point of such tools consists on a conceptual view of the intended system (given by one or more conceptual models), which is captured for computational handling by one or more specification languages. Several of such languages were developed aiming to capture as many hardware and software characteristics as possible, according to different design methodologies. Petri net is a class of conceptual models for parallel system modeling. Some Petri net extensions have been proposed aiming at describing digital systems characteristics as accurately as possible. However, only two of them have nearly all features needed to describe such systems in full. This work presents a Petri net extension developed to overcome the restrictions for digital system modeling through Petri net extensions. A hardware/software codesign methodology in which the proposed extension can be used as the internal modeling language is presented as well. Such a framework aims embedded digital system description, simulation, analysis, validation, and high-level synthesis / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-04T08:51:13Z (GMT). No. of bitstreams: 1 Billo_EduardoAfonso_M.pdf: 759147 bytes, checksum: bacd2eb22dce28eed515a407e9f0a0e2 (MD5) Previous issue date: 2005 / Resumo: E cada vez mais comum encontrar implementacões de complexos sistemas dedicados em um único chip (telefones celulares, PDA's, etc.). Quanto mais complexos, maiores as dificuldades para atingir requisitos como área de silício ocupada, desempenho e consumo de energia. A compressão de código, inicialmente concebida para diminuir a memória ocupada, através da compactação do software, atualmente traz vantagens também no desempenho e consumo de energia do sistema, através do aumento da taxa de acertos à cache do processador. Este trabalho propõe o projeto de um descompressor de código, baseado na técnica PDC-ComPacket, implementado de forma integrada ao pipeline do Leon2 (SPARC V8). Chegou-se a uma implementação prototipada em FPGA, com razões de compressão (tamanho final do programa comprimido e do descompressor em relação ao programa original) variando entre 72% e 88%, melhora no desempenho de até 45% e redução de energia de até 35%, validado através de dois benchmarks: MediaBench e MiBench. Além disso, são apresentados uma série de experimentos que exploram os tradeoffs envolvendo compressão, desempenho e consumo de energia / Abstract: Implementations of Complex Dedicated Systems on a single chip has become very common (cell-phones, PDA's, etc.). As complexity grows, also grows the required effort to reach constraints such as the silicon area, performance and energy consumption. The code compression, initially conceived to decrease the memory size, today also brings advantages in the performance and energy consumption of the system, due to an increase in the processor's cache hit ratio. This document proposes the design of a code decompressor, based on the PDC-ComPacket technique, embedding it into the Leon2 (SPARC V8) pipeline. We have achieved a functional implementation on a FPGA, with compression ratios (compressed program plus decompressor size related to the original program) ranging from 72% to 88%, performance speed-up of up to 45% and a reduction on energy consumption of up to 35%, validated through two benchmarks: MediaBench e MiBench. In addiction, we present a bunch of experiments, exploiting the tradeoffs related to compression, performance and energy consumption / Mestrado / Arquitetura de Computadores / Mestre em Ciência da Computação