Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Ciência da Computação. / Made available in DSpace on 2012-10-23T08:42:37Z (GMT). No. of bitstreams: 1 240542.pdf: 743159 bytes, checksum: 946b8886de1ead1988e790461ac40938 (MD5) / Baixo consumo de energia é um dos principais requisitos no projeto de sistemas embarcados, principalmente quando estes são alimentados por baterias. Técnicas que têm sido aplicadas com eficácia em sistemas de computação genérica não têm atingido o mesmo êxito em sistemas embarcados, ou devido à falta de flexibilidade, ou devido aos requisitos para sua implantação (volumes de memória e processamento), que podem tornar proibitiva sua aplicação nestes dispositivos. Este trabalho define uma interface simples e uniforme para gerência de energia dirigida pela aplicação em sistemas embarcados. Esta interface disponibiliza ao programador da aplicação a flexibilidade de configurar os modos de operação de baixo consumo dos componentes em uso, conforme sua necessidade. A implementação buscou garantir a portabilidade desta aplicação a um baixo custo em termos de uso de memória e processamento. Este trabalho utiliza Redes de Petri Hierárquicas para especificar os procedimentos de troca de modos de operação dos componentes, utilizando os pontos de refinamento destas redes para representar as relações entre os diversos componentes do sistema. O uso das Redes de Petri permitiu analisar o mecanismo de gerência de energia para verificar seu funcionamento e a inexistência de impasses. A extensão da interface dos componentes e a inclusão dos procedimentos de troca de modo de operação foram implementadas como um aspecto. Um protótipo foi desenvolvido utilizando o sistema operacional Embedded Parallel Operating System (EPOS) e estudos de caso foram realizados para demonstrar a usabilidade desta interface.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2016. / Made available in DSpace on 2017-05-02T04:12:34Z (GMT). No. of bitstreams: 1 345228.pdf: 2456245 bytes, checksum: 8a93eaf6ebf886bec3c4c85de820db74 (MD5) Previous issue date: 2016 / O constante aumento da complexidade de sistemas embarcados requer um processo de verificação capaz de acompanhar esse crescimento e ser capaz de assegurar o correto funcionamento do sistema projetado, especialmente se tratando de aplicações críticas que lidem com vidas humanas ou com grandes investimentos. Esta responsabilidade por parte das companhias que desenvolvem tais sistemas faz com que a verificação se torne a parte mais importante no projeto de um sistema, consumindo a maior parte dos seus recursos, tanto em questão de tempo quanto financeiramente. A verificação realizada através de simulações requer a participação de um engenheiro de verificação analisando os resultados e com base nestes, modificando parâmetros para gerar novos testes. Neste trabalho é apresentada uma abordagem para uso de Algoritmos Genéticos no processo de verificação, de forma a automatizar a geração de novos vetores de teste. Esta abordagem analisa os resultados com base nas métricas de verificação definidas durante a fase de planejamento do projeto, e com estas informações gera novos testes que contribuam para a validação do sistema, adaptando-se ao funcionamento do sistema e aos resultados de cada nova iteração do processo de verificação.<br> / Abstract : The growing increase in embedded systems complexity requires a verification process to be able to follow this trend while capable of assuring the correctness of the designed system, especially on critical applications that deal with human lives, or big financial investments. This responsibility incurred by these system's developers makes verification the most important step in designing an embedded system, considering both development time and money. Simulation-based verification requires an engineer's work by analyzing results and creating new test vectors relevant to the process. In this work an approach for automating test vector generation through Genetic Algorithms is presented. This approach analyzes test results based on predefined verification metrics and, with this information creates new tests that aim on advancing the verification process to reach a better system validation, adapting itself to the design and its results at each step of the process.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnologico / Made available in DSpace on 2016-01-08T18:48:23Z (GMT). No. of bitstreams: 1 96297.pdf: 1897229 bytes, checksum: e5c3d789bd4cc4b1ab73c05518917fdd (MD5) Previous issue date: 1994

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Ciência da Computação. / Made available in DSpace on 2012-10-20T16:45:04Z (GMT). No. of bitstreams: 1 192095.pdf: 357294 bytes, checksum: 02d38afbe729ae812638c4ad11cb5000 (MD5)

Resumo: Este trabalho apresenta a concepção, projeto e implementação do sistema ISABELA (Intelligent System for Assisting BEgginers in LAnguages), o qual é composto de um conjunto de ferramentas utilizadas no apoio ao ensino de programação com linguagens textuais para sistemas operacionais. O ambiente oferece duas ferramentas: uma de ensino e uma de autoria. A ferramenta de ensino se propõe a cobrir a aquisição de princios e da prática no domínio de linguagens de operação de dispositivos digitais, tais como os sistemas operacionais. Os princípios são comunicados por meio de interações humano-máquina onde a máquina atua de forma passiva, sendo o aprendiz o agente responsável pela aprendizagem através da leitura de conceitos, enunciados de exemplos e a observação da dinâmica de execução dos referidos exemplos. A prática é vivenciada pela solução de problemas dados em exercícios propostos e a implementação da solução, os quais são avaliados e acompanhados por meio de tutoramente inteligente, de caráter reativo por parte da máquina. Este tutoramento inteligente abrange a avaliação de soluções típicas e atípicas fornecidas pelo aluno através de diagnóstico por caminhos-padrão e por análise de resultados. Finalmente, para o instrutor, o sistema oferece uma ferramenta de autoria que facilita a criação e manipulação do material expositivo e reativo destinado ao aprendiz, de acordo com o repositório de material didático da preferência do próprio instrutor.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2016. / Submitted by Fernanda Percia França (fernandafranca@bce.unb.br) on 2016-12-14T16:07:22Z No. of bitstreams: 1 2016_ThiagoMarquesSiqueira.pdf: 2402062 bytes, checksum: b8c2b9d950b6e29fda7a40d8e0704173 (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2017-01-11T18:06:23Z (GMT) No. of bitstreams: 1 2016_ThiagoMarquesSiqueira.pdf: 2402062 bytes, checksum: b8c2b9d950b6e29fda7a40d8e0704173 (MD5) / Made available in DSpace on 2017-01-11T18:06:23Z (GMT). No. of bitstreams: 1 2016_ThiagoMarquesSiqueira.pdf: 2402062 bytes, checksum: b8c2b9d950b6e29fda7a40d8e0704173 (MD5) / Durante décadas, classificadores baseados em rede neural feedforward (FNN, do inglês, feedforward neural network) têm sido amplamente utilizados em muitos problemas de classificação, como imagem [1] e reconhecimento de fala [2]. Porém essa descoberta veio com algumas desvantagens, o grande número de multiplicações em ponto flutuante necessário em tempo de teste e a quantidade de memória necessária para armazenar os parâmetros treinados. Isso ocorre porque a maioria dos seus cálculos são produto de matrizes por vetores, onde as imagens de entrada dispostas como vetores são multiplicados por uma matriz de parâmetros aprendida para um conjunto específico de imagens. Quando implementados em hardware dedicado, a principal vantagem de um classificador FNN sobre os outros classificadores é a sua natureza inerente de paralelizar as operações de multiplicação. No entanto, quando o número de parâmetros de um classificador FNN é grande, surge o desafio na alta quantidade de recursos necessários para implementar operações de multiplicação seguida de acumulação (MAC, do inglês multiply-accumulate operations) e a dificuldade de transferir os dados da memória para a unidade de processamento com uma baixa latência. Houve uma extensa pesquisa na literatura sobre estratégias de quantização para resolver esses problemas. Entre essas estratégias de quantização, o xQuant [3] quantiza os parâmetros do classificador FNN primeiramente reescalonando para valores inteiros e, em seguida, aproximando-os a potência de 2 mais próximo. Quando um classificador quantizado com xQuant é utilizado para classificar imagens, cada multiplicação de ponto flutuante é substituída por uma única operação de deslocamento de bits. No entanto, xQuant ainda não foi implementado em um hardware dedicado. Portanto, nessa dissertação de mestrado é apresentado uma análise da implementação do xQuant em FPGA. Usando o algoritmo de aprendizagem classificador FNN LAST (Learning Algorithm for Soft-Thresholding), o classificador foi treinado para um problema de classificação de textura e utilizado este classificador como estudo de caso. Esse foi implementado como um co-processador (Hardware / Software), uma arquitetura usando o ponto flutuante de precisão simples (Fp) e uma versão quantizada do classificador usando xQuant (xQ). Ambos os projetos foram implementados em um Xilinx Zynq-7020 SoC, utilizando a ferramenta Xilinx Vivado HLS. Os resultados mostram que xQ executa 3 vezes mais rápida do que Fp e o uso de recursos da FPGA como se segue: FF de 52% para 7%; LUTs de 63% para 15%; LUTRAMs de 10% para 1%; dispositivo de DSP de 29% para 0. Com essa redução de recursos é uma alternativa bem vista, para sistemas embarcados críticos, onde a quantidade de recursos e de energia disponíveis são limitados. _________________________________________________________________________________________________ ABSTRACT / For decades, classifiers based on Feedforward Neural Network - FNN have been widely used in many classification problems, such as image [1] and recognition voice [2]. However this discovery came with some drawbacks, the number of multiplications necessary in floating point in test time and the amount of memory required to store the trained parameters. This it happens because the most of calculations are multiplications between matrices and vectors, where the input images arranged as vectors are multiplied by a parameter array learned for a specific set of images. When implemented in dedicated hardware, the main advantage of a FNN classifier on the other classifiers is their inherent nature to parallelize the multiplication operations. However, when the number of parameters of a FNN classifier is large, the challenge in high amount of resources needed to implement Multiply- Accumulate Operations - MAC and the difficulty of transferring data from memory to the processing unit with a low latency. There was an extensive literature search on quantization strategies to solve these problems. Among these quantization strategies, xQuant [3] first rescales them to integer values and then quantizes them by approaching each weight to its nearest power of two. When a quantized classifier xQuant is used to classify images, each floating- point multiplication is replaced by a single bit shift operation. However, xQuant has not yet been implemented in a dedicated hardware. Therefore, in this master thesis is presented an analysis of the implementation of xQuant on FPGA. Using the classifier Learning Algorithm for Soft-Thresholding - FNN LAST, the classifier was trained to a texture classification problem and used this classifier as a case study. This was implemented as a coprocessor (Hardware / Software), an architecture using the floating-point single precision (Fp) and a quantized version of the classifier using xQuant (xQ). Both projects were implemented on Xilinx Zynq- 7020 SoC, using the Xilinx Vivado HLS tool. The results show that performs xQ 3 times faster than Fp and use of FPGA resources as follows: FFs from 52% to 7%; LUTs from 63% to 15%; LUTRAMs from 10% to 1%; DSP slices from 29% to 0. With this reduction in resources is an alternative view and, for critical embedded systems where the amount of resources and energy are limited.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, Programa de Pós-graduação em Engenharia Elétrica, 2015. / Submitted by Fernanda Percia França (fernandafranca@bce.unb.br) on 2015-12-11T17:51:34Z No. of bitstreams: 1 2015_RonaldoSebastiãoFerreiraJúnior.pdf: 1464987 bytes, checksum: dc18ed72fcd991f7fcc3803de1044643 (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2016-12-21T14:49:04Z (GMT) No. of bitstreams: 1 2015_RonaldoSebastiãoFerreiraJúnior.pdf: 1464987 bytes, checksum: dc18ed72fcd991f7fcc3803de1044643 (MD5) / Made available in DSpace on 2016-12-21T14:49:04Z (GMT). No. of bitstreams: 1 2015_RonaldoSebastiãoFerreiraJúnior.pdf: 1464987 bytes, checksum: dc18ed72fcd991f7fcc3803de1044643 (MD5) / Nas últimas décadas técnicas em arranjos de antenas, filtragem adaptativa e processamento de sinais têm recebido grande atenção, por sua versatilidade, possibilidade de aplicação em sistemas embarcados, RADARes, SONARes e afins. Várias técnicas de filtragem adaptativa e beamforming têm sido desenvolvidas desde a década de 1960. Desde então, a complexidade de diversos sistemas e modelos estocásticos vem crescendo de uma forma exponencial, para isto é necessário a adoção de novas técnicas de simulação como a Transformada da Incerteza, de modo que as tradicionais técnicas de simulação como a de Monte Carlo sejam auxiliadas ou substituídas, a fim de obter celeridade no lançamentos de novos produtos e tecnologias no mercado. A filtragem de posto reduzido possibilita a maximização e a otimização da performance da adaptação de filtros adaptativos, além de reduzir a redundância dos sinais recebidos, por meio da redução da dimensão do sinal recebido do arranjo de antenas, com isto, facilita-se o armazenamento de sinais recebidos para pós-processamento e afins. Este trabalho tem como foco a verificação e estudo da performance da Transformada da Incerteza para a simulação de filtros de posto reduzido e radioaltímetros. / In the last decades, antenna arrays techniques, adaptive filtering and signal processing have been in great focus due to its versatility, embedded systems applications, RADARs, SONARs, etc. Various adaptive filtering and beamforming techniques have been developed since the 1960's, and along with those, the performance assessment complexity of stochastic systems simulations has been increasing in a exponential rate. It is mandatory to adopt and develop new simulational techniques, like the Unscented Transform, in order to aid or replace the traditional Monte Carlo simulation, in order to give celerity to the development time of new products and technologies for the market. The reduced rank filtering allows a faster adaptation time for adaptive filters and the elimination of redundant information of an antenna array, optimizing the raw storage for post processing and treatment. The focus of this work is to evaluate the Unscented Transform performance assessment over reduced rank filters and radioaltimeters.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2012. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2013-01-23T12:26:20Z No. of bitstreams: 1 2012_SamuelCesarCruzJuniorl.pdf: 12642741 bytes, checksum: 30f7702ac15ece5b57c34d01cfa7505e (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-02-05T12:15:00Z (GMT) No. of bitstreams: 1 2012_SamuelCesarCruzJuniorl.pdf: 12642741 bytes, checksum: 30f7702ac15ece5b57c34d01cfa7505e (MD5) / Made available in DSpace on 2013-02-05T12:15:00Z (GMT). No. of bitstreams: 1 2012_SamuelCesarCruzJuniorl.pdf: 12642741 bytes, checksum: 30f7702ac15ece5b57c34d01cfa7505e (MD5) / Nas últimas décadas tem-se observado um aumento exponencial de dispositivos eletrônicos dedicados ao conforto, comodidade, diversão ou segurança pessoal. A massificação dos equipamentos eletrônicos já abrange mercados de consumo e de capitais, como: indústria automobilística, áudio e vídeo, eletrodomésticos, bens de consumo, robótica, entre outros. A grande possibilidade de interação entre o homem e as máquinas é o combustível para o desenvolvimento da eletrônica dedicada a uma ou algumas aplicações, os quais são chamados de sistemas embarcados ou embutidos. A partir daí os sistemas ubíquos têm ganhado mercado como soluções computacionais pela interação sutil e constante entre homens e equipamentos eletrônicos de maneira muito natural no cotidiano das pessoas. Buscando atender a uma demanda por um hardware de aquisição, processamento e controle de sinais para ambientes não industriais foi elaborada uma plataforma de desenvolvimento. Este hardware possui dois núcleos de processamento, uma Maquina RISC Avançada 7 - ARM7 1 e um Arranjo de Portas Programáveis em Campo - FPGA 2 com interface externa com suporte a protocolos específicos (SPI, RS232, JTAG, USB, Ethernet) e ainda interface com o usuário por meio de botões, potenciômetro e LEDs. Ademais, os dois núcleos podem trabalhar em conjunto ou separadamente, conforme a necessidade do usuário. A combinação da versatilidade e baixo custo dos processadores ARM7 (amplamente utilizados em sistemas embarcados, com a multifuncionalidade) com a flexibilidade e alta capacidade de processamento dos FPGAs forma uma interessante combinação para os mais diversos projetos voltados para controle e automação de sistemas. __________________________ / 1 Em inglês, Advanced RISC Machine. / 2 Em inglês, Field-Programmable Gate Array ______________________________________________________________________________ ABSTRACT / Over the last decades it has been observed an exponential increase of electronic devices dedicated to provide comfort, convenience, fun and safety to people. The popularity of electronic equipment comprises consumer and capital markets, such as: automobile, audio and video industries, household appliances and consumer goods, among others. The vast possibility of interaction between human and machine is the fuel for the development of electronic devices dedicated to one or more applications, which are called embedded or built-in systems. From this point on, the ubiquitous systems has gained market as computer solutions for constant and subtle interaction between humans and electronic equipment in a very natural way of an everyday life. To achieve the requirements for specific tasks, namely hardware acquisition, processing and controlling signals for non-industrial environments, a development board kit has been designed. This hardware has two processing cores, an ARM7 (Advanced RISC Machine) and a FPGA (Field-Programmable Gate Array), which have external interfaces supporting specific protocols (e.g. SPI, RS232, JTAG, USB, Ethernet), and also user interfaces through push buttons, potentiometer and LEDs. Additionally, the two devices can work together or separately, as required by the user. The combination of versatility and low cost of ARM7 processor (widely used in embedded systems with multi-functionality) and the high flexibility and processing power of FPGAs shows up an interesting solution for projects related to control and automation systems.

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-05T07:08:22Z (GMT). No. of bitstreams: 1 Moreira_RogeriodeRangel_M.pdf: 1401743 bytes, checksum: 922148e704936c726c75bd83df0559c6 (MD5) Previous issue date: 2004 / Resumo: Devido ao aumento da quantidade de sistemas embarcados no dia a dia das pessoas, faz-se necessário que tais sistemas tenham desempenho ótimo aliado a um baixo custo de produção. O Projeto Chameleon é um projeto direcionado para a área de arquiteturas embarcadas reconfiguráveis, voltado para a determinação de padrões de programas que devem ser implementados em hardware de forma a otimizar o desempenho de tais sistemas embarcados. Este trabalho apresenta a biblioteca para seleção de padrões de programas ¿ Pattern Matcher, que corresponde a um dos módulos do Projeto Chameleon. A sua principal característica é a habilidade de filtrar padrões de programas originados de uma massa de dados de grandes proporções, onde fica praticamente impossível uma análise manual de quais padrões devem ser selecionados para implementação no hardware. As principais contribuições deste projeto são: um conjunto de filtros que podem ser utilizados de forma individual ou conjugada de modo a determinar os padrões que atendem as necessidades dos projetistas, além de um conjunto de funções estatísticas que permitem analisar um conjunto de padrões de programas, juntamente com uma arquitetura de software modular capaz de suportar novas extensões de filtros e análises estatísticas / Abstract: Due to the ever increasing usage of embedded systems in our day lives, these systems are required to accomplish an optimal performance along with a low cost os production. The Chameleon Project focuses on embedded reconfigurable architectures, where it struggles to pin point which code patterns are elect able to be implemented in hardware in order to optimize the overall system performance. This theses presents the Pattern Matcher, a library that fits the Chameleon Project architecture. Its mains capabilities comprises the automatic code pattern filtering. Since these patterns belong to a huge data base, it would be virtually impossible to manually select the code patterns that may fit a developer's need among thousands of them. The main contributions of this theses are: a set of filters that can be used individually or chained in order to pick those code patterns that fit someone needs, along with a set of statistical functionalities that allow one to have an overview of an entire library of code patterns and an extensible software architecture that can be extended to support new filters and statistical functionalities / Mestrado / Engenharia de Computação / Mestre em Computação

Orientador: Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-05T22:19:54Z (GMT). No. of bitstreams: 1 Moreano_NahriBalesdent_D.pdf: 800701 bytes, checksum: 14a5d8efe200a7b691c39c5d95f34948 (MD5) Previous issue date: 2005 / Resumo: Pesquisas recentes na área de arquiteturas reconfiguráveis mostram que elas oferecem um desempenho melhor que os processadores de propósito geral (GPPs - General Purpose Processors), aliado a uma maior flexibilidade que os ASICs (Application Specific Integrated Circuits). Uma mesma arquitetura recongurável pode ser adaptada para implementar aplicações diferentes, permitindo a especialização do hardware de acordo com a demanda computacional da aplicação. Neste trabalho, nos estudamos o projeto de sistemas dedicados baseado em uma arquitetura reconfigurável. Adotamos a abordagem de extensão do conjunto de instruções, na qual o conjunto de instruções de um GPP e acrescido de instruções especializadas para uma aplicação. Estas instruções correspondem a trechos da aplicação e são executadas em um datapath dinamicamente recongurável, adicionado ao hardware do GPP. O tema central desta tese e o problema de compartilhamento de recursos no projeto do datapath reconfigurável. Dado que os trechos da aplicação são modelados como grafos de luxo de dados e controle (Control/Data-Flow Graphs ¿ CDFGs), o problema de combinação de CDFGs consiste em projetar um datapath reconfigurável com área mínima. Nos apresentamos uma demonstração de que este problema e NP-completo. Nossas principais contribuições são dois algoritmos heurísticos para o problema de combinação de CDFGs. O primeiro tem o objetivo de minimizar a área das interconexões do datapath reconfigurável, enquanto que o segundo visa a minimização da área total. Avaliações experimentais mostram que nossa primeira heurística resultou em uma redução media de 26,2% na área das interconexões, em relação ao método mais utilizado na literatura. O erro máximo de nossas soluções foi em media 4,1% e algumas soluções ótimas foram obtidas. Nosso segundo algoritmo teve tempos de execução comparáveis ao método mais rápido conhecido, obtendo uma redução media de 20% na área. Em relação ao melhor método para área conhecido, nossa heurística produziu áreas um pouco menores, alcançando um speed up médio de 2500. O algoritmo proposto também produziu áreas menores, quando comparado a uma ferramenta de síntese comercial / Abstract: Recent work in reconfigurable architectures shows that they ofter a better performance than general purpose processors (GPPs), while offering more exibility than ASICs (Application Specific Integrated Circuits). A reconfigurable architecture can be adapted to implement different applications, thus allowing the specialization of the hardware according to the computational demands. In this work we describe an embedded systems project based on a reconfigurable architecture. We adopt an instruction set extension technique, where specialized instructions for an application are included into the instruction set of a GPP. These instructions correspond to sections of the application, and are executed in a dynamically reconfigurable datapath, added to the GPP's hardware. The central focus of this theses is the resource sharing problem in the design of reconfigurable datapaths. Since the application sections are modeled as control/data-ow graphs (CDFGs), the CDFG merging problem consists in designing a reconfigurable datapath with minimum area. We prove that this problem is NP-complete. Our main contributions are two heuristic algorithms to the CDFG merging problem. The first has the goal of minimizing the reconfigurable datapath interconnection area, while the second minimizes its total area. Experimental evaluation showed that our first heuristic produced an average 26.2% area reduction, with respect to the most used method. The maximum error of our solutions was on average 4.1%, and some optimal solutions were found. Our second algorithm approached, in execution times, the fastest previous solution, and produced datapaths with an average area reduction of 20%. When compared to the best known area solution, our approach produced slightly better areas, while achieving an average speedup of 2500. The proposed algorithm also produced smaller areas, when compared to an industry synthesis tool / Doutorado / Doutor em Ciência da Computação