Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós -Graduação em Computação. / Made available in DSpace on 2012-10-18T10:17:25Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-25T20:29:59Z : No. of bitstreams: 1 181859.pdf: 5954201 bytes, checksum: e36ecb2a1322842d42695b5f9b076320 (MD5) / Nesta dissertação é desenvolvido um modelo computacional do multicomputador CRUX, que foi utilizado para simulação e avaliação de seu desempenho em relação à execução de aplicações de tempo-real, representadas por atividades hard e multimídia soft. Foram simulados diversos algoritmos de escalonamento de tempo-real consagrados na literatura.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Ciência da Computação. / Made available in DSpace on 2012-10-19T07:34:45Z (GMT). No. of bitstreams: 1 189375.pdf: 571677 bytes, checksum: fd10546ba5838e982829d4994a1cff76 (MD5) / Devido ao crescimento na utilização das redes de computadores e a necessidade de novas tecnologias no desenvolvimento de sistema, nota-se um avanço especial na área de orientação a objeto, onde idealistas estão criando novos significados para computação distribuída. Ambientes como CORBA e DCOM são sinalizadores destas mudanças, tais ambientes aliados às linguagens orientadas a objetos como C++, Java e outras, estão motivando o uso crescente do modelo de objetos na solução de sistemas distribuídos. Este trabalho buscou uma solução para o gerenciamento de objetos distribuídos no contexto de Aurora [Zan97], um sistema operacional modelado em termo de reflexão sobre objetos. O resultado obtido foi uma estrutura reflexiva, capaz de gerenciar a identificação e localização de objetos, de forma distribuída e totalmente transparente ao usuário e ao sistema.

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Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2017. / Submitted by Raquel Almeida (raquel.df13@gmail.com) on 2017-06-06T12:24:42Z No. of bitstreams: 1 2017_MarlonMarquesSoudré.pdf: 3841755 bytes, checksum: b8cb63f1adbded06ea18d5211ef11182 (MD5) / Approved for entry into archive by Raquel Viana (raquelviana@bce.unb.br) on 2017-06-23T21:06:12Z (GMT) No. of bitstreams: 1 2017_MarlonMarquesSoudré.pdf: 3841755 bytes, checksum: b8cb63f1adbded06ea18d5211ef11182 (MD5) / Made available in DSpace on 2017-06-23T21:06:12Z (GMT). No. of bitstreams: 1 2017_MarlonMarquesSoudré.pdf: 3841755 bytes, checksum: b8cb63f1adbded06ea18d5211ef11182 (MD5) Previous issue date: 2017-06-23 / Nas últimas décadas, o poder computacional de sistemas embarcados têm crescido de forma muito rápida. Em geral, tais sistema são projetados para operar sob restrições como portabilidade (peso e tamanho), consumo de recursos, baixo consumo de energia e dissipação de potência. Assim, motivado pelos fatores supracitados e pelo avanço tecnológico, assim como pela demanda crescente de desempenho por parte das aplicações embarcadas, têm surgido vários processadores e plataformas de hardware que fazem uso de arquiteturas multicore, com destaque para a Parallella, uma plataforma de alto desempenho e baixo consumo energético. Nesse sentido, o presente trabalho traz a proposta de se avaliar tal plataforma sob uma abordagem experimental, como foco em seu coprocessador Epiphany de 16 cores, quando utilizada como um acelerador em software para aplicações de controle preditivo baseado em modelo como um estudo de caso, devido sua relevância para o grupo de pesquisa do LEIA (Laboratório de Sistemas Embarcados e Aplicações de Circuitos Integrados – Universidade de Brasília). Os resultados mostram que, apesar de restrições críticas como o tamanho da memória local dos cores, a plataforma Parallella se apresenta como uma arquitetura em potencial, podendo ser vista como uma alternativa à aceleração de algoritmos em hardware. Melhorias futuras como a expansão do número de núcleos do MPSoC Epiphany e da memória local dos mesmos, como previsto pelos fundadores do projeto, poderão alavancar ainda mais o uso de tal arquitetura em aplicações embarcadas. / In the last decades, the computational power of embedded systems has grown very fast. In general, such systems are designed to operate under constraints such as portability, resource consumption, low power consumption and power dissipation. Thus, due to the aforementioned factors and technological advances, as well as the increasing demand for performance by embedded applications, there have been several processors and hardware platforms that make use of multicore architectures, with emphasis on a Parallella, a platform of high performance and low consumption. In this sense, the present work presents a proposal to evaluate such platform in an experimental approach, focusing on its Epiphany 16-core co-processor, when used as a software accelerator for model-based predictive control applications as a case study, due to its relevance to the research group of LEIA (Laboratory of Embedded Systems and Applications of Integrated Circuits - University of Brasilia). The results show that, despite critical constraints such as the local memory size of the cores, a Parallella platform presents itself as a potential architecture and can be seen as an alternative to accelerating hardware algorithms. Future improvements such as the expansion of the number of MPSoC Epiphany cores and their local memory, as predicted by the founders of the project, can leverage the use of this architecture in embedded applications

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2017. / Submitted by Raquel Almeida (raquel.df13@gmail.com) on 2017-08-03T17:51:03Z No. of bitstreams: 1 2017_SergioAndresPertuzMendez.pdf: 6221181 bytes, checksum: 6ead5ebcb0f082dc125c61d6a2ea118d (MD5) / Approved for entry into archive by Raquel Viana (raquelviana@bce.unb.br) on 2017-09-15T15:21:34Z (GMT) No. of bitstreams: 1 2017_SergioAndresPertuzMendez.pdf: 6221181 bytes, checksum: 6ead5ebcb0f082dc125c61d6a2ea118d (MD5) / Made available in DSpace on 2017-09-15T15:21:34Z (GMT). No. of bitstreams: 1 2017_SergioAndresPertuzMendez.pdf: 6221181 bytes, checksum: 6ead5ebcb0f082dc125c61d6a2ea118d (MD5) Previous issue date: 2017-09-15 / Nos últimos anos grandes avanços tecnológicos formam feitos no campo da computação e áreas correlatas, o que permitiu o desenvolvimento de sistemas robóticos sofisticados como robôs biomiméticos. Esses robôs imitam sistemas biológicos que decorrem robustez e e ciência maiores se comparados com robôs convencionais quando usados em ambientes não estruturados. Por exemplo, uma mão robótica biomimética tem uma destreza e agilidade maior para executar tarefas de manipulação e agarres do que pinças convencionais. Desde os anos oitenta, o desenvolvimento de mãos robóticas biomiméticas é o foco de pesquisa de várias equipes de investigação no mundo. Na atualidade há um número vasto de trabalhos encaminhados à construção e controle dos mesmos, os quais tem o intuito de melhorar a destreza e o desempenho das mãos e incluem tópicos como projeto da mão, mecanismos de movimento para as juntas, plataformas embarcadas e estratégias de controle. Existem várias abordagens a nível computacional que ainda não têm sido exploradas neste tipo de robôs, por exemplo o uso de um chip FPGA para o aumento de desempenho das estratégias de controle dinâmico usadas nos mesmos. O presente trabalho descreve o desenvolvimento de uma arquitetura em hardware baseada em FPGA do controlador dinâmico de uma mão robótica, o qual é sintonizado usando algoritmos de otimização bioinspirada visando para atingir estabilidade de agarre. O projeto da mão robótica realizado neste trabalho inclui o uso de mecanismos para emular os movimentos de exão-extensão dos dedos. Os mecanismos foram otimizados visando minimizar o erro de trajetória usando a mão humana como referência. Os algoritmos bioinspirados PSO, DE e GA foram implementados para otimizar o mecanismo. 32 experimentos foram realizados para cada algoritmo a m de realizar uma análise estatística para determinar o mecanismo com o melhor resultado, o qual é implementado no projeto nal do mecanismo do dedo incluído no CAD da mão completa, o qual é descrito junto com o projeto eletrônico da plataforma. O projeto nal da mão é avaliado com análise cinemática e adaptações do teste de Kapandji. Em seguida o protótipo é fabricado e montado usando diversos processos de fabricação e prototipagem, tais como corte a jato de água, torneamento e impressão 3D. Logo após, foi projetado na plataforma Matlab/Simulink em alto nível o esquema de controle de impedância dos dedos o qual foi validado usando um simulador numérico do dedo para estudar o efeito do controlador no sistema sem colocar em risco a plataforma física. A sintonização do controlador é realizada usando o algoritmo de otimização bioinspirado PSO visando reduzir o tempo de estabilidade, o sobreimpulso e o tempo de subida. Seguidamente, esses resultados foram implementados em plataformas embarcadas nas linguagens de programação C e na linguagem de descrição de hardware HDL. Após ser avaliado, o esquema de controle foi implementado em C na plataforma Arduino e mapeado em FPGA na placa de desenvolvimento ZedBoard. Uma comparação numérica e analítica foi realizada em termos do desempenho e precisão das duas abordagens. O resultado da otimização do mecanismo de exão-extensão produziu um erro de 0.2660% e o uso deste mecanismo permitiu fabricar um protótipo com dimensões e peso similar a uma mão humana real. Além disso, o protótipo atingiu os dez níveis da adaptação do teste de Kapandji. Adicionalmente, a sintonização da estratégia de controle resultou no comportamento desejado, o qual é subamortecido e com um tempo de estabilização 355ms. Similarmente, os resultados da implementação em FPGA foram satisfatórios no sentido do desempenho do tempo de execução da estratégia de controle, o qual melhorou os resultados da implementação em Arduino e outros trabalhos correlatos no estado da arte. / In recent years, huge technological advances have been made in the eld of computing sciences and related areas, which has allowed the development of sophisticated robotic systems such as biomimetic robots. These robots mimic biological systems that result in greater robustness and e ciency compared to conventional robots when used in unstructured environments. For instance, a biomimetic robotic hand has greater dexterity and agility to perform manipulation tasks and grasp than conventional grippers. Since the 1980s, the development of biomimetic robotic hands has been the focus of many research teams all over the world. Nowadays several contributions regarding the construction and control of said systems, which aim to improve the dexterity and performance of the hands and include topics such as hand design, joint mechanisms, embedded platforms and control strategies. However, even with the great available knowledge, there are still no perfect robotic hands, therefore, there is still knowledge to be contributed in the scienti c community. There are several approaches at the computational level that have not yet been explored in this type of robots, for example, the use of a single FPGA chip to increase the performance of the dynamic control schemes used. This work describes the development of an FPGA-based hardware architecture of the dynamic controller in a robotic hand, which is tuned using bioinspired optimization algorithms applied to achieve stability of grasps. The robotic hand design performed in this work includes the use of mechanisms to emulate the exionextension movements of the ngers. The mechanisms were optimized to minimize the trajectory error using the human hand as reference. The bioinspired algorithms PSO, DE and GA were implemented to optimize the mechanism. 32 experiments are performed for each algorithm to perform a statistical analysis to determine 2 the best result. This optimized mechanism was implemented in the nal design of the nger mechanism included in the CAD of the complete hand, which is described together with the electronic design of the platform. The nal hand design is evaluated with kinematic analysis and Kapandji clinical test adaptations. The prototype was manufactured and assembled using various manufacturing and prototyping processes, such as water-jet cutting, turning and 3D printing. Afterwards, the nger impedance control scheme was designed on a high level platform using Matlab/Simulink, in addition to a numerical simulator of the nger for the study of the controller e ect on the system avoiding physical damage to the system. The controller was tuned using the PSO optimization algorithm aiming to reduce the stability time, the overshoot and the rise time. These results are then implemented on embedded platforms in both C and VHDL languages. After being evaluated, the control scheme is implemented in C on the Arduino platform and was manually mapped to FPGA on the ZedBoard development board. A numerical comparison between the two approaches was done in terms of performance and accuracy. The result of the optimization of the exion-extension mechanism produced an error of 0.2660% and the use of this mechanism allowed for manufacturing the prototype with dimensions and weight similar to a real human hand. The prototype reached the ten levels of the Kapandji test tting. In addition, the tuning of the control strategy resulted in the desired behavior, which is underdamped and with a stabilization time of 355ms. Similarly, the FPGA implementation results were satisfactory in the sense of the execution-time performance of the control strategy, which improved the implementation results in Arduino and other related work in the state of the art.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2014. / Submitted by Fernanda Percia França (fernandafranca@bce.unb.br) on 2015-11-25T15:13:31Z No. of bitstreams: 1 2015_IltonPereiradeOliveira.pdf: 8452704 bytes, checksum: 07e1001d9ac0c50320df03b95c713d97 (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2016-05-17T20:23:45Z (GMT) No. of bitstreams: 1 2015_IltonPereiradeOliveira.pdf: 8452704 bytes, checksum: 07e1001d9ac0c50320df03b95c713d97 (MD5) / Made available in DSpace on 2016-05-17T20:23:46Z (GMT). No. of bitstreams: 1 2015_IltonPereiradeOliveira.pdf: 8452704 bytes, checksum: 07e1001d9ac0c50320df03b95c713d97 (MD5) / O objetivo deste trabalho é projetar um sistema embarcado baseado em um microcontrolador da família ARM, com o objetivo de simular um CLP (Controlador Lógico Programável) para aplicação em automação residencial, levando em conta vários requisitos, seguindo normas de segurança brasileiras e internacionais, programação simples, usando uma ferramenta gratuita de desenvolvimento. Neste contexto, há uma grande variedade aplicações que podem ser desenvolvidas usando um CLP residencial, tais como, controle de iluminação, controle básico de equipamentos eletrônicos, climatização de ambientes, acionamento do movimentador de portão, irrigação de jardins, abertura de persianas, alarme de segurança por meio da leitura de sensores na casa, entre outros. A proposta deste trabalho é que o CLP residencial torne-se um projeto de código aberto, incluindo todos os códigos fontes, esquemáticos e manuais de usuário, disponibilizando-os em uma página web disponível para receber modificações para novas aplicações. O sistema embarcado desenvolvido é baseado em um ARM CORTEX M3 LPC1768, incluindo também uma porta Ethernet e interfaces CAN, RS232, RS485, USBe e XBee. O sistema também conta com um RTC (relógio em tempo real), memoria interna de 512k, assim como memórias externas do tipo SD-card e EPROM. Além disso, foi desenvolvido um módulo de expansão para controle de cargas, que pode ser controlado a partir da placa-mãe usando tanto conexão XBee quanto via cabo serial. Este módulo é composto de 8 relés que oferecem conexões opto-isoladas que são dirigidas para as tarefas de automação residencial. Adicionalmente, o sistema desenvolvido foi projetado para ser aplicado em cursos de graduação com foco em disciplinas voltadas para microcontroladores e sistemas embarcados para automação e controle. Neste trabalho o quesito de interface, implícito nos CLPs comerciais, envolvendo linguagens de programação tais como Ladder (Logic Diagram Programming), FBD (Function Block Diagram), LD (Ladder Diagram), ST (Structured Text), SFC (Sequential Function Chart), entre outros, é deixado como trabalho futuro. _______________________________________________________________________________________________ ABSTRACT / The purpose of this work is to design an ARM-based embedded system, addressed to achieve the simulation of a PLC (Programmable Logic Controller) for home automation; taking into account several requirements such as low-cost, international safety standards, following the Brazilian rules, and offering simple programming by using a free tool development. In this context, there are a wide variety of applications that can be developed using a residential PLC, such as lighting control, basic control electronic equipment, air conditioning environments, gate mover driver, irrigation of gardens, opening blinds, security alarm by reading sensors in the home, among others. The purpose of this work is that the proposed residential CLP becomes an open source design, including all software files, data-sheets and user manuals, making available them on an online site, and thus available for receiving modifications for new applications. The developed embedded system is based on an ARM-3 (16-68C), and includes also an Ethernet port, as well as CAN, RS232, RS485, USB, and XBee interfaces. Additionally, the system also has a real time clock, as well as internal 512K memory and SD-card and EPROM external memories. Additionally, a daughter board has been also developed which can be accessed from the mother board using both XBee connection and via parallel cable. This daughter board is composed of 8 relays offering opto-isolated connections which are addressed for home automation tasks. Finally, the developed system has been designed to be applied in undergraduate courses focused in microcontroller application, and automation and control lectures. In this work the interface issue, implicit in commercial PLCs, involving programming languages such as Ladder (Logic Diagram Programming), FBD (Function Block Diagram), LD (Ladder Diagram), ST (Structured Text), SFC (Sequential Function Chart) among others, it is proposed as a future work.

Tese (doutorado)—Universidade de Brasília, Departamento de Engenharia Elétrica, 2012. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2013-01-30T12:54:21Z No. of bitstreams: 1 2012_EdnaDiasCanedo.pdf: 3527692 bytes, checksum: dccac5ed56bcd753445633a84bb339eb (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-01-30T13:52:04Z (GMT) No. of bitstreams: 1 2012_EdnaDiasCanedo.pdf: 3527692 bytes, checksum: dccac5ed56bcd753445633a84bb339eb (MD5) / Made available in DSpace on 2013-01-30T13:52:04Z (GMT). No. of bitstreams: 1 2012_EdnaDiasCanedo.pdf: 3527692 bytes, checksum: dccac5ed56bcd753445633a84bb339eb (MD5) / Os recentes avanços na tecnologia de computação em nuvem demonstram um aumento nos problemas relacionados à segurança, privacidade e confiança em diferentes aspectos, os quais não haviam sido previstos na concepção dos ambientes de computação em nuvem. Entre estes, o problema da confiança entre os usuários e a garantia do acesso seguro aos recursos destes ambientes tem merecido uma atenção especial. Neste trabalho, é apresentada uma revisão dos conceitos da confiança e reputação, da computação em nuvem e são abordadas algumas questões em aberto relacionadas à confiança e segurança em ambientes de computação em nuvem. A representação da confiança e da reputação em sistemas computacionais tem sido amplamente discutida e aplicada em diversos cenários da tecnologia da informação, se tornando objeto de pesquisas científicas tanto do ponto de vista teórico quanto prático. Como resultado, diversos trabalhos estão sendo apresentados na tentativa de minimizar e solucionar os problemas decorrentes da segurança e confiabilidade nestes ambientes. Esta pesquisa propõe a criação de um modelo de confiança de alto nível para garantir a troca confiável de arquivos entre os usuários de uma nuvem privada, bem como o cálculo da confiança entre os respectivos usuários, de acordo com as métricas estabelecidas. Para validar o modelo proposto foi utilizado um ambiente de simulação com a ferramenta CloudSim. A sua utilização para executar as simulações dos cenários adotados permitiu: calcular a tabela de confiança dos nós (máquinas virtuais) e selecionar os considerados mais confiáveis; identificar que as métricas adotadas influenciam diretamente no cálculo da confiança em um nó; avaliar a adequação das métricas utilizadas, possibilitando identificar e selecionar as mais adequadas em relação ao histórico do comportamento dos nós pertencentes ao ambiente analisado; verificar que o modelo de confiança proposto permite efetivamente a escolha da máquina mais adequada para efetuar a troca de arquivos. ______________________________________________________________________________ ABSTRACT / Recent advances in cloud computing have shown an increase in problems related to security, privacy and trust in different aspects, which had not been anticipated in the design of cloud computing environments. Among these, the lack of trust between users and ensuring secure access to the resources in these environments has deserved special attention. In this work, it is presented a review of concepts of cloud computing, trust and reputation and some open issues related to trust and security in cloud computing environments are addressed. The representation of trust and reputation in computer systems has been widely discussed and applied in various Information Technology scenarios, becoming the subject of scientific research, both from the theoretical and practical point of view. As a result, several studies are being presented in an attempt to minimize and solve problems relating to security and reliability in these environments. This research proposes the creation of a high level trust model to ensure the reliable files exchange between the users of a private cloud as well as the measurement of their trust, according to the metrics established. To validate the proposed model, a simulation environment with the tool CloudSim was used. Its use to run the simulations of the adopted scenarios allowed us to calculate the nodes (virtual machines) trust table and select those considered more reliable; identify that the metrics adopted by us directly influenced the measurement of trust in a node; assess the adequacy of metrics used, allowing to identify and select the most appropriate in relation to the historical behavior of the nodes belonging to the analyzed environment; verify that the trust model proposed effectively allows the selection of the most suitable machine to perform the exchange of files.

Mestrado (dissertação)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2012. / Submitted by Alaíde Gonçalves dos Santos (alaide@unb.br) on 2013-02-25T14:18:35Z No. of bitstreams: 1 2012_AlexandreGontijoRabelo.pdf: 1307176 bytes, checksum: d61db26a303b4aac69ce47a4006e43a7 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-02-27T11:51:29Z (GMT) No. of bitstreams: 1 2012_AlexandreGontijoRabelo.pdf: 1307176 bytes, checksum: d61db26a303b4aac69ce47a4006e43a7 (MD5) / Made available in DSpace on 2013-02-27T11:51:29Z (GMT). No. of bitstreams: 1 2012_AlexandreGontijoRabelo.pdf: 1307176 bytes, checksum: d61db26a303b4aac69ce47a4006e43a7 (MD5) / Este trabalho descreve os conceitos e as soluções tecnológicas que nortearam o desenvolvimento do módulo adaptador de mídia digital ao padrão da TV digital brasileira. Esse módulo tem o objetivo de ser uma plataforma multiaplicativa de baixo custo para ser utilizada em políticas de inclusão digital. O desenvolvimento foi feito utilizando conceito de sistemas embarcados, aplicações interativas e educação à distância. Foi utilizada uma arquitetura embarcada ARM (Advanced Risc Machine) suportada por um “Kernel” Linux. A proposta apresenta como resultado um protótipo de baixo custo, pequenas dimensões físicas, baixo consumo de energia elétrica e alto desempenho computacional quando comparado aos produtos disponíveis no mercado. Os resultados experimentais indicaram um bom desempenho em aplicações como vídeo sob demanda. _______________________________________________________________________________________ ABSTRACT / This work describes the technological conception and solutions to develop the digital media adapter module to Brazilian Digital TV standard. This module aims to provide a low cost multiaplication plataform for use in social inclusion policies. The development was done based on the concept of embedded systems, interactive applications and distance education. It is based on the ARM (Advanced Risc Machine) embedded architecture supported by a Linux Kernel. Comparing to similar devices, the proposed system presents a low cost, a low size of implementation, low energy consumption and a high computational performance. The experimental results indicated a good performance in applications such as video over demand.

Tese (doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2012. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2013-04-16T13:52:59Z No. of bitstreams: 1 2012_DanielMauricioMunozArboleda.pdf: 4781553 bytes, checksum: 37ddc6232fd3ef1235c5c3c3ea447b43 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-05-09T12:40:16Z (GMT) No. of bitstreams: 1 2012_DanielMauricioMunozArboleda.pdf: 4781553 bytes, checksum: 37ddc6232fd3ef1235c5c3c3ea447b43 (MD5) / Made available in DSpace on 2013-05-09T12:40:16Z (GMT). No. of bitstreams: 1 2012_DanielMauricioMunozArboleda.pdf: 4781553 bytes, checksum: 37ddc6232fd3ef1235c5c3c3ea447b43 (MD5) / Este trabalho apresenta um estudo da implementação em FPGAs (Field Programma- ble Gate Array) de algoritmos de otimização bioinspirados baseados em inteligência de enxames, voltados principalmente para aplicações embarcadas. Nos problemas de otimização embarcada, a dimensionalidade (número de variáveis de decisão) é relativa- mente pequena (algumas dezenas), por em, os problemas devem ser resolvidos em uma escala de tempo desde os milissegundos até alguns segundos. A abordagem utilizada está baseada em uma representação aritmética de ponto utuante e no uso de operações de fácil implementação em FPGAs, permitindo explorar o paralelismo intrínseco dos algoritmos por inteligência de enxames, visando obter ganhos de desempenho em termos do tempo de execução e da qualidade da solução. Foram exploradas as arquiteturas de hardware dos algoritmos PSO (Particle Swarm Optimization), ABC (Arti cial Bee Colony), FA (Fire y Algorithm) e SFLA (Shu ed Frog Leaping Algorithm), assim como de algumas variantes propostas para os mesmos. Estudos de consumo de recursos para diferente número de partículas paralelas e dimensionalidade dos problemas foram realizados no intuito veri car a aplicabilidade dos algoritmos em arquiteturas reconguráveis. Adicionalmente, a qualidade das soluções obtidas pelas arquiteturas propostas foi validada usando problemas de teste tipo benchmark. Os algoritmos estudados foram implementados no processador de software embarcado MicroBlaze e em um PC de escritório, permitindo, assim, realizar comparações do tempo de execução entre as implementações de hardware e software. Finalmente, uma solucão de hardware foi proposta para a solução de um problema de otimização embarcada, onde é realizado o treinamento online de um controlador neural de um robô móvel de pequeno porte. Os resultados experimentais mostram que a implementação em FPGAs dos algoritmos por intelig^encia de enxames é viável em termos de consumo de recursos de hardware. Foram obtidos fatores de acelera ca~o de tr^es ordens de magnitude em comparação com a implementação software no MicroBlaze e de 3.6 vezes em comparação com a solução no PC de escritório. ______________________________________________________________________________ ABSTRACT / This work presents a study of the FPGA (Field Programmable Gate Array) implementation of swarm intelligence optimization algorithms, applied to embedded optimization systems. In embedded optimization problems the dimensionality (problem size) is smaller than in conventional ones; however, the problems must be solved at millisecond/second time-scales. The approach presented in this work is based on the oating-point arithmetic repre sentation as well as on operations that can be easily implemented on FPGAs, allowing the intrinsic parallelism of the swarm intelligence based algorithms to be explored in order to improve the execution time and the quality of the solutions. Hardware architectures of the PSO (Particle Swarm Optimization), ABC (Arti cial Bee Colony), FA (Fire y Algorithm) and SFLA (Shu ed Frog Leaping Algorithm) algorithms, as well as some proposed modi cations, were mapped on FPGAs. The cost in logic area of the proposed architectures was estimated for di erent swarm sizes and problem sizes in order to validate the applicability of the algorithms for recon gurable architectures. In addition, the quality of the solutions obtained by the proposed architectures was validated using two unimodal and two multimodal bechmarks test problems. The algorithms were also implemented on two software processors, the MicroBlaze embedded processor and a conventional Desktop solution, allowing for comparisons of the execution time between the hardware and software implementations. Finally, a hardware solution was proposed for solving the online training process of a neural network controller of a small mobile robot. The experimental results demonstrate that the FPGA implementation of the swarm intelligence algorithms is feasible in terms of the hardware resources consumption. Speed-up factors of three orders of magnitude and 3.6 times were achieved in compa- rison with the MicroBlaze and the Desktop solutions, respectively.

Orientador: Alice Maria Bastos Hubinger Tokarnia / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-16T03:05:57Z (GMT). No. of bitstreams: 1 Tachibana_Marina_M.pdf: 2745315 bytes, checksum: 91aeb0d6708948d94d06a63e21b98ad6 (MD5) Previous issue date: 2010 / Resumo: Um sistema embarcado executa um único programa ou um conjunto pré-definido de programas repetidamente e, muitas vezes, seus componentes podem ser customizados para satisfazer uma especificação com requisitos referentes à área, desempenho e consumo de energia. Caches on-chip, em particular, são alvos de muitos algoritmos de customização por terem uma contribuição importante no desempenho e no consumo de energia de processadores embarcados. Várias aplicações embarcadas processam estruturas de dados cujos padrões de acesso distintos tornam difícil encontrar uma configuração para o cache que garanta desempenho e baixo consumo. Propomos, neste trabalho, uma metodologia para projetar caches de matrizes particionados que satisfaçam uma restrição de tamanho total e em cujas partições estão mapeadas as matrizes da aplicação. Estas partições exploram a diferença de localidade espacial entre as matrizes. Com base na simulação de rastros de acesso à memória para entradas típicas, definimos uma métrica que quantifica o uso que as matrizes fazem das metades das linhas de um cache de matrizes unificado, associativo por conjunto, que satisfaz uma restrição de tamanho. Esta métrica é usada para dividir as matrizes em dois grupos, que são mapeados em duas partições de cache, uma com mesmo tamanho de linha, e outra com metade do tamanho de linha do cache de matrizes unificado. Este procedimento é repetido para várias organizações de cache de matrizes unificados com um tamanho especificado. No final, os caches de matrizes particionados baseados em rastros de acesso à memória com menor tempo médio de acesso à memória são selecionados. Para um decodificador MPEG-2, dependendo do paralelismo dos acessos de dados, os resultados das simulações mostram que o tempo médio de acesso à memória de um cache de matrizes particionado baseado em rastros de 8K bytes apresenta uma redução de 26% a 60%, quando comparado com o cache de matrizes unificado, associativo por conjunto, de mesmo tamanho, com menor tempo médio de acesso à memória. Existe também uma redução de 46% no consumo de energia entre estes caches / Abstract: An embedded system executes a single application or a pre-defined set of applications repeatedly and, frequently, its components can be fine-tuned to satisfy a specification with requirements related to area, performance, and energy consumption. On-chip caches, in particular, are the target of several customization algorithms due to its important contribution to the performance and energy consumption of embedded processors. Several embedded applications process data structures whose access patterns turn it difficult to find a cache configuration that guarantees performance and low energy consumption. In this work, we propose a methodology for designing a split array cache that satisfies a total size constraint and in whose partitions the arrays of an application are mapped. Those partitions explore the difference in spatial locality among the matrices. Using traces of memory accesses, obtained for typical input patterns, we define a metric that quantifies the use of the two halves of the lines by array accesses in a unified array set-associative cache that satisfies a size constraint. We use this metric to split the arrays in two groups that are mapped to two cache partitions, one with the same line size, and the other with half line size of that of the unified array cache. This procedure is repeated for several unified array cache organizations of a specified size. In the end, the trace based split array caches with lowest average memory access time are selected. For a MPEG-2 decoder, depending on the parallelism of array accesses, simulation results show that the average memory access time of an 8K byte split array cache is reduced from 26% to 60% as compared to that of the unified set associative array cache of same size with the lowest average memory access time. There is also a reduction of 46% in the consumption of energy / Mestrado / Engenharia de Computação / Mestre em Engenharia Elétrica