Orientador : Reginaldo Palazzo Junior / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-16T16:20:11Z (GMT). No. of bitstreams: 1 Young_MariaConceicaoPeres_M.pdf: 8735803 bytes, checksum: dc4955d416ff816b7d82255b11d302af (MD5) Previous issue date: 1989 / Resumo: Este trabalho tem por objetivo apresentar um algoritmo novo para a obtenção sistemática de códigos convolucionais ótimos de memória unitária, invariantes no tempo, uma vez que até então, na literatura existente, não era conhecida uma estrutura matemática bem definida para tal implemantação. A importância de tal estrutura, reside no fato de que os códigos convolucionais são de grande aplicação, uma vez que proporcionam um alto ganho de codificação. o desempenho destes códigos está diretamente relacionado com suas propriedades de distância. Convém ressaltar que este problema é não trivial, uma vez que pertence à classe dos NP-completos no seu pior caso. Sendo assim, apresentamos neste trabalho um algoritmo que conta com técnicas de otimização combinatorial relativas ao problema de determinação de códigos convolucionais ótimos, quando caracterizamos este problema como o de determinar o fluxo máximo numa rede [ 1] Dentre alguns dos métodos e técnicas utilizadas ressaltamos o Problema Combinatorial da Mochila e o Problema de Programação Dinâmica. Este último, aplicado a enumeração das palavras -código via algoritmo de Viterbi, como uma medida de segurança da veracidade dos resultados novos obtidos e à confirmação de alguns já determinados anteriormente / Abstract: This dissertation has as objective, to present a new aIgoritm to the systematic attaintion of optimum convolutional codes o' unit memory, lime invariable, as in the existing literature, a mathematical structure well defined was unknown for this purpose until tlhen. This structure is very important because convolutional codes are of great uset providing a high codification gain. The performance of these codes is directIy reIated to its distance properties. tl is good to reinforce thal this is not a trivial task. as it belongs to the UP-hard cIass in its worst case. Henceforth, it is presented in this dissertation an algorithm which deaIs with combinatorial optimization techniques reIated to the problem of optimum convolutional codes determination, when this problem is characterized as the maximum fIow determination in a network. Within a few methods and techniques used, the knapsack combinatorial problem and the dynamic programming problem are emphatized. The Iatter, appIied to code-word enumeration via Viler Algorithm as a security way to obtain reliable new results and tha confirmation of some already existents / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

Orientador : Alberto Martins Jorge / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-17T18:28:58Z (GMT). No. of bitstreams: 1 LimaFilho_JaderAlves_D.pdf: 6370804 bytes, checksum: 7a5bbdbd5173b0423507da64781108a1 (MD5) Previous issue date: 1984 / Resumo: O objetivo deste trabalho consiste no projeto e fabricação de uma memória de leitura e escrita (¿Random Access Memory¿) dinâmica, particionada em módulos elementares, utilizando o processo NMOS, porta de Silicio policristalino, disponivel no Edinburgh Microfabrication Facility, Universidade de Edimburgo, Escócia. um modelo experimental para transistores MOS, modo enriquecimento e depleção, considerando os efeitos devido a pequenas dimensões de canal, é também apresentado. O capitulo I é uma introdução às memórias a semicondutor e suas aplicações. Algumas tendências e opções no projeto de subsistemas RAM dinâmicas com tecnologia MOS, em escala VLSI, são descritas. No capitulo II é apresentado o particionamento do subsistema de 1024 bits em unidades elementares, tais como interfaces de entrada e saída, circuitos, codificadores; amplificadores sensores e unidades de controle. Os diagramas ("timing") dos ciclos de leitura, escrita e leitura escrita são também mostrados. No capitulo III tem-se o modelamento da célula básica da memória, bem como considerações sobre os modos de transferência de carga e a influência das correntes de fuga e subcondução no tempo de reescrita da informação na célula. No capitulo IV tem-se o projeto dos módulos elementares nos quais a memória foi particionada. Simulações realizadas com o programa MSINC são também mostradas, constituindo-se em uma pré-avaliação do desempenho dos circuitos projetados. Assim, é previsto, para o referido subsistema, um tempo de ciclo de 700 ns, um tempo de acesso de 450 ns e um período máximo de reescrita de 1 ms. No caso de uma integração de todas as partes elementares, estima-se em 6mmx 6mm a área de Silicio requerida pela memória de 1024 bits. No capitulo V é apresentado o modelo GMOS que descreve o comportamento de transistores MOS, modo enriquecimento e depleção nas condições usuais de polarização considerando os efeitos devido a pequenas dimensões de canal. Os resultados teóricos são comparados com os obtidos experimentalmente, podendo ser constatado um erro médio inferior a 10%. No capitulo VI são apresentados os resultados experimentais provenientes da caracterização dos módulos elementares da memória de 1024 bits os quais sugerem ter-se alcançado uma condição aceitável de projeto. As conclusões referentes ao trabalho teórico e experimental desenvolvido são apresentados no capitulo VII sendo ainda sugeridas alternativas no sentido de um melhor desempenho do subsistema projetado tanto a nível de controle interno como de disposição dos módulos na definição do lay-out. A possibilidade de redução do valor da tensão de alimentação VDD de 12.0 V para, 7.0 V ou mesmo 5.0 V é também analisada / Abstract: This work aims to design and fabricate a 1024 bits dynamic Random Access Memory divided in elementary blocks, with a poly - Silicongate NMOS process avaiIabIe in the Edinburgh Microfabrication Facility Edinburgh University Scotland. A geometry dependent model based on fitting parameters for both enhancement and depletion small-sized MOSFET'S is presented as well. Chapter I is an introduction to semiconductor memories and their applications. Some possibilities and alternatives in designing VLSI dynamic RAM's are also discussed. The memory splitting in elementary blocks (input /output interfaces, decoders, sense amplifiers, control units), is show, in chapter II, as well as the timing referred to the read, write and read-modify-write cycles. In chapter 111 one has the elementary considerations about charge-transfering modes on leakage and subthreshold currents. Note: the complete abstract is avaiable with the full eletronic digital theses or dissertations / Doutorado / Doutor em Engenharia Elétrica

Dissertação (mestrado) - Pontifícia Universidade Católica do Paraná, Curitiba, 2009 / Bibliografia: f. 61 / Em um sistema operacional convencional, o mecanismo de memória virtual permite usar discos rígidos como uma extensão da memória física. Dessa forma, torna-se possível oferecer aos processos em execução mais memória que aquela fisicamente disponível no sis / The virtual memory mechanism of a conventional operating system allows to use disks as an extension of the physical memory. Using this, it offers to running process more memory space than that physically available in the system. However, as storage device

Orientador: Guido Costa Souza Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-06T14:27:52Z (GMT). No. of bitstreams: 1 Oliveira_MarcioRodrigode_M.pdf: 1563381 bytes, checksum: 52e2e029998b3539a26f5c2b76284d88 (MD5) Previous issue date: 2005 / Resumo: Atualmente existe um grande mercado para o desenvolvimento de aplicações para sistemas embutidos, pois estes estão fazendo parte crescente do cotidiano das pessoas em produtos de eletrônica de consumo como telefones celulares, palmtop's, agendas eletrônicas, etc. Os produtos de eletrônica de consumo possuem grandes restrições de projeto, tais como custo reduzido, baixo consumo de potência e muitas vezes alto desempenho. Deste modo, o código produzido pelos compiladores para os programas executados nestes produtos, devem executar rapidamente, economizando energia de suas baterias. Estes melhoramentos são alcançados através de transformações no programa fonte chamadas de otimizações de código. A otimização preload de dados consiste em mover dados de um alto nível da hierarquia de memória para um baixo nível dessa hierarquia antes deste dado ser usado. Este é um método que pode reduzir a penalidade da latência de memória. Este trabalho mostra o desenvolvimento da otimização de preload de dados no compilador Xingo para a plataforma Pocket PC, cuja arquitetura possui um processador XScale. A arquitetura XScale possui a instrução preload, cujo objetivo é fazer uma pré-busca de dados para a cache. Esta otimização insere (através de previsões) a instrução preload no código intermediário do programa fonte, tentando prever quais dados serão usados e que darão miss na cache (trazendo-os para esta cache antes de seu uso). Com essa estratégia, tenta-se minimizar a porcentagem de misses na cache de dados, reduzindo o tempo gasto em acessos à memória. Foram usados neste trabalho vários programas de benchmarks conhecidos para a avaliação dos resultados, dentre eles destacam-se DSPstone e o MiBench. Os resultados mostram que esta otimização de preload de dados para o Pocket PC produz um aumento considerável de desempenho para a maioria dos programa testados, sendo que em vários programas observou-se uma melhora de desempenho maior que 30%! / Abstract: Nowadays, there is a big market for applications for embedded systems, in products as celIular phones, palmtops, electronic schedulers, etc. Consumer electronics are designed under stringent design constraints, like reduced cost, low power consumption and high performance. This way, the code produced by compiling programs to execute on these products, must execute quickly, and also should save power consumption. In order to achieve that, code optimizations must be performed at compile time. Data preload consists of moving data from a higher leveI of the memory hierarchy to a lower leveI before data is actualIy needed, thus reducing memory latency penalty. This dissertation shows how data preload optimization was implemented into the Xingo compiler for the Pocket PC platform, a XScale based processor. The XScale architecture has a preload instruction, whose main objective is to prefetch program data into cache. This optimization inserts (through heuristics) preload instructions into the program source code, in order to anticipate which data will be used. This strategy minimizes cache misses, allowing to reduce the cache miss latency while running the program code. Some benchmark programs have been used for evaluation, like DSPstone and MiBench. The results show a considerable performance improvement for almost alI tested programs, subject to the preload optimization. Many of the tested programs achieved performance improvements larger than 30% / Mestrado / Otimização de Codigo / Mestre em Ciência da Computação

Orientador: Peter Sussner / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Cientifica / Made available in DSpace on 2018-08-05T07:48:58Z (GMT). No. of bitstreams: 1 Mesquita_MarcosEduardoRibeirodoValle_M.pdf: 893884 bytes, checksum: 9e4611642968683b375b78c5424ac19d (MD5) Previous issue date: 2005 / Resumo: Memórias associativas neurais são modelos do fenômeno biológico que permite o armazenamento de padrões e a recordação destes apos a apresentação de uma versão ruidosa ou incompleta de um padrão armazenado. Existem vários modelos de memórias associativas neurais na literatura, entretanto, existem poucos trabalhos comparando as varias propostas. Nesta dissertação comparamos sistematicamente o desempenho dos modelos mais influentes de memórias associativas neurais encontrados na literatura. Esta comparação está baseada nos seguintes critérios: capacidade de armazenamento, distribuição da informação nos pesos sinápticos, raio da bacia de atração, memórias espúrias e esforço computacional. Especial ênfase dado para as memórias associativas morfológicas cuja fundamentação matemática encontra-se na morfologia matemática e na álgebra de imagens / Abstract: Associative neural memories are models of biological phenomena that allow for the storage of pattern associations and the retrieval of the desired output pattern upon presentation of a possibly noisy or incomplete version of an input pattern. There are several models of neural associative memories in the literature, however, there are few works relating them. In this thesis, we present a systematic comparison of the performances of some of the most widely known models of neural associative memories. This comparison is based on the following criteria: storage capacity, distribution of the information over the synaptic weights, basin of attraction, number of spurious memories, and computational effort. The thesis places a special emphasis on morphological associative memories whose mathematical foundations lie in mathematical morphology and image algebra / Mestrado / Matematica Aplicada / Mestre em Matemática Aplicada

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-07T11:14:24Z (GMT). No. of bitstreams: 1 Couto_AndreLuisdo_M.pdf: 2940356 bytes, checksum: 959908541a3bc46b7b7035eb035de186 (MD5) Previous issue date: 2005 / Resumo: A integração de memórias e circuitos analógicos em um mesmo die oferece diversas vantagens: redução de espaço nas placas, maior confiabilidade, menor custo. Para tanto, prescindir-se de tecnologia específica à confecção de memórias e utilizar-se somente de tecnologia CMOS convencional é requisito para tal integração. Essa pode ser tanto mais eficiente quanto maior a capacidade de armazenagem de dados, ou seja, maior a densidade de informação. Para isso, memórias analógicas mostram-se bem mais adequadas, posto que em uma só célula (um ou dois transistores) podem ser armazenados dados que precisariam de diversas células de memórias digitais e, portanto, de maior área. Neste trabalho, transistores MOS com porta flutuante mostraram-se viáveis de serem confeccionados e resultados de caracterização como tipos de programação, retenção de dados e endurance foram obtidos. O trabalho apresenta as principais características dos FGMOS (Floating Gate MOS) e presta-se como referência à futuros trabalhos na área / Abstract:Monolithic integration of memories and analog circuits ,in the same die offers interesting advantages like: smaller application boards, higher robustness and mainly lower costs. Today, a profitable integration of these kind of circuit can only be possible using conventional CMOS technology, which allows efficiently extraordinary levels of integration. Thus, the possibility of integrating analog memories looks more suitable since one single cell (usually use one or two transistors) serves for storing the same data stored by few digital memory cells, therefore, they requiring less area. In this work, it was implemented different memory cells together with few devices using floating gate MOS transistors and manufactured by a conventional CMOS technology. Differemt sort of programrning', data retention, and endurance were characterized as well as the main characteristics of the FGMOS (Floating Gate MOS) were obtained. The results of their characterization reveal that is possible to make and' to program fIoating gate MOSFETS analog memories and must serve as starting-point and reference for new academic studies / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

A crescente demanda por ambientes de virtualização de larga escala, como os usados em datacenters e nuvens computacionais, faz com que seja necessário um gerenciamento eficiente dos recursos computacionais utilizados. Um dos recursos mais exigidos nesses ambientes é a memória RAM, que costuma ser o principal fator limitante em relação ao número de máquinas virtuais que podem executar sobre o mesmo host físico. Recentemente, hipervisores trouxeram mecanismos de compartilhamento transparente de memória RAM entre máquinas virtuais, visando diminuir a demanda total de memória no sistema. Esses mecanismos “fundem” páginas idênticas encontradas nas várias máquinas virtuais em um mesmo quadro de memória física, usando uma abordagem copy-on-write, de forma transparente para os sistemas convidados. O objetivo deste estudo é apresentar uma visão geral desses mecanismos e também avaliar seu desempenho e efetividade. São apresentados resultados de experimentos realizados com dois hipervisores populares (VMware e KVM), usando sistemas operacionais convidados distintos (Linux e Windows) e cargas de trabalho diversas (sintéticas e reais). Os resultados obtidos evidenciam diferenças significativas de desempenho entre os hipervisores em função dos sistemas convidados, das cargas de trabalho e do tempo. / The growing demand for large-scale virtualization environments, such as the ones used in cloud computing, has led to a need for efficient management of computing resources. RAM memory is the one of the most required resources in these environments, and is usually the main factor limiting the number of virtual machines that can run on the physical host. Recently, hypervisors have brought mechanisms for transparent memory sharing between virtual machines in order to reduce the total demand for system memory. These mechanisms “merge” similar pages detected in multiple virtual machines into the same physical memory, using a copy-on-write mechanism in a manner that is transparent to the guest systems. The objective of this study is to present an overview of these mechanisms and also evaluate their performance and effectiveness. The results of two popular hypervisors (VMware and KVM) using different guest operating systems (Linux and Windows) and different workloads (synthetic and real) are presented herein. The results show significant performance differences between hypervisors according to the guest system workloads and execution time.

Com a popularização do uso da biometria, determinar a identidade de um indivíduo é uma atividade cada vez mais comum em diversos contextos: controle de acesso físico e lógico, controle de fronteiras, identificações criminais e forenses, pagamentos. Sendo assim, existe uma demanda crescente por Sistemas Automáticos de Identificação Biométrica (ABIS) cada vez mais rápidos, com elevada acurácia e que possam operar com um grande volume de dados. Este trabalho apresenta uma abordagem de implementação de uma central de confrontos para um ABIS de grande escala utilizando um framework de computação em memória. Foram realizados experimentos em uma base de dados real com mais de 50 milhões de impressões digitais em um cluster com até 16 nós. Os resultados mostraram a escalabilidade da solução proposta e a capacidade de operar em grandes bases de dados. / With the popularization of biometrics, personal identification is an increasingly common activity in several contexts: physical and logical access control, border control, criminal and forensic identification, payments. Thus, there is a growing demand for faster and accurate Automatic Biometric Identification Systems (ABIS) capable to handle a large volume of biometric data. This work presents an approach to implement a scalable cluster-based matching platform for a large-scale ABIS using an in-memory computing framework. We have conducted some experiments that involved a database with more than 50 million captured fingerprints, in a cluster up to 16 nodes. The results have shown the scalability of the proposed solution and the capability to handle a large biometric database.