Tese de mestrado. Engenharia Electrotécnica e de Computadores. Faculdade de Engenharia. Universidade do Porto. 2009

Les travaux présentés dans ce document concernent la conception conjointe matériel/logiciel (Hardware/Software Co-design) d'applications orientées multimédia (essentiellement de type "enfouies" ou embedded) à un niveau d'abstraction dit système. Ces travaux sont menés au sein du L.E.S.T.E.R dans le groupe de recherche Adéquation Architecture Systèmes (AAS).<br />Les systèmes enfouis sont de plus en plus présents dans la vie quotidienne, que ce soit pour un usage professionnel ou personnel. On peut citer par exemple les téléphones mobiles, les assistants personnels (PDA), les consoles de jeux vidéos portables, les lecteurs multimédias portables (MP3 et consorts). On trouve aussi de plus en plus de systèmes enfouis dans les automobiles, les appareils domestiques "intelligents" etc. Les fonctions qui peuvent être intégrées dans ce type de système peuvent être, par exemple, de type traitement de signal numérique (filtrage, compression/décompression audio-vidéo,...), de type télécommunication (protocole réseau,...) ou bien encore contrôle/commande (domotique...).<br />La complexité grandissante des applications fait qu'il est nécessaire de pouvoir aborder leurs conceptions à des niveaux d'abstractions élevés. En effet, il est très intéressant de travailler à ces niveaux (par exemple au niveau système) car les gains (en surface/temps/consomation/coût) qu'il est possible d'obtenir par diverses transformations (tant algorithmiques qu'architecturales) sont proportionnels au niveau d'abstraction auquel on se situe. De plus, les décisions prises au niveau système peuvent avoir un impact très important en terme de développement industriel.<br />En effet, une mauvaise adéquation application/architecture (architecture sur/sous-dimensionnée ou mal adaptée aux caractéristiques de l'application) peut imposer, soit de mettre sur le marché un produit trop cher ou peu performant, soit de relancer un cycle de conception entraînant des délais pouvant être rédhibitoires. L'ensemble de ces décisions à prendre peut être vu comme un espace de solutions potentielles à parcourir. Celui-ci étant très vaste pour une application (ensemble des couples algorithmes / architectures), il est nécessaire de l'explorer et d'effectuer des choix afin de le réduire. On conçoit aisément que cette exploration, lorsqu'elle est effectuée au niveau système, doit présenter un bon compromis vitesse (espace des solutions très vaste) Vs. précision (les choix faits sont lourds en conséquence pour la suite du flot de conception).<br />Les outils de conception actuels, pour de tels systèmes, sont connus sous le nom d'outils de codesign et se situent à des niveaux d'abstractions relativement faibles.<br />En outre, la plupart de ces outils partent d'une architecture cible figée (matériel et logiciel, par exemple un processeur et un ASIC) pour laquelle est choisie l'implantation soit matérielle (sur ASIC ou FPGA), soit logicielle de telle ou telle fonction pré-caractérisée. Ces outils ne permettent donc pas d'explorer les architectures propres aux différentes fonctions (estimation statique Vs. estimation dynamique). Il y a donc un nouveau pas à franchir, celui de l'exploration système comme moyen de choisir l'architecture cible ou bien encore de fixer les paramètres pour une architecture cible figée mais générique.<br />La méthode proposée dans cette thèse vise à réduire progressivement l'espace des solutions en permettant au concepteur d'effectuer des compromis entre plusieurs solutions, et ce à chaque niveau d'abstraction en s'appuyant sur un découpage fonctionnel et hiérarchique de l'application qui spécifie progressivement les aspects contrôles, traitements et transferts de données. La méthode est composée des éléments suivant : i) spécification de l'application dans un langage de haut niveau ; ii) caractérisation de l'application par un ensemble de métriques définissant l'orientation transfert mémoire, traitement ou contrôle ainsi que le parallélisme potentiel de ses sous-fonctions ; iii) estimation système dynamique des performances par l'exploration et l'exploitation du parallélisme ; iv) sélection des solutions prometteuses en vue de phases de projections architecturale et logicielle.

L'augmentation continue de la capacité d'intégration d'une part, la complexité croissante des applications embarquées d'autre part, ont conduit aux systèmes sur puce (SoC) puis aux systèmes multiprocesseurs sur puce (MPSoC). Le problème fondamental associé à ces systèmes sur puces de grande taille est celui des méthodologies de conception et de la crise de productivité en résultant ne permettant pas d'exploiter de manière efficace ces circuits. Cette crise de productivité est le résultat d'approches ad-hoc et manuelle de la conception alors que le problème doit être posé comme un problème d'optimisation multi-objectif dont la résolution doit faire appel à des techniques d'optimisation automatique. Dans cette thèse, nous présentons une méthodologie de conception pour les systèmes multiprocesseurs sur circuits logiques programmables, dont l'originalité porte sur trois aspects : (1) l'exploration évolutionnaire multi objectif de l'espace de conception afin de mener une recherche intelligente, (2) l'utilisation des circuits logiques programmables de grande taille pour l'évaluation rapide par émulation largement supérieure à la simulation, et enfin (3) l'utilisation de la synthèse MPSoC depuis un langage de programmation parallèle haut niveau (Occam) et de la prise en compte du monitoring sur puce. Des cas d'études sur circuits ont démontré l'efficacité d'une telle méthodologie pour résoudre le problème de la crise de productivité de la conception.

Les progrès dans les techniques de conception et dans la technologie des semi-conducteurs ont permis l'intégration de systèmes embarqués de complexité croissante sur une puce, les systèmes sur puce (System on Chip - SOC). Les piliers de la stratégie adoptée pour atteindre ce résultat sont les suivants: (1) la réutilisation de composants (IP), (2) l'utilisation de plateformes, (3) l'abstraction. L'ensemble de ces techniques permet de concevoir des systèmes complets pouvant répondre aux besoins d'applications complexes et déterministes. Cette situation change si les applications visées sont diverses dans leur comportement à l'exécution en termes d'utilisation de ressources et si de plus chaque application elle même présente un caractère variable à l'exécution. Cette variabilité de la charge de travail va à l'encontre des méthodologies actuelles qui considèrent que toutes les informations relatives aux applications sont connues de manière statique et que donc toutes les décisions de partitionnement logiciel-matériel, et d'allocation de ressources ainsi que d'ordonnancement le sont aussi. Dans cette thèse nous proposons une nouvelle approche pour la conception de systèmes sur puce avec charge variable. Le problème est posé comme un problème de contrôle adaptatif avec prédicteur dynamique de charge de travail. La première partie de la thèse se focalise sur l'extraction automatique des différentes caractéristiques qui favorisent l'introduction d'un aspect adaptatif dans l'architecture d'une application et la résolution du problème de la prédiction de grandes séries de temps résultant de la capture de la variabilité de charge. Nous présentons les réseaux de neurones récurrents connus comme des approximateurs universels capables de modéliser un phénomène dynamique non linéaire et les appliquons à la prédiction dynamique de charge dans les Systèmes sur Puce. Les aspects théoriques fondamentaux ayant été fixés dans la deuxième partie de la thèse nous évaluons le coût en surface de l'implémentation d'un prédicteur par une exploration automatique multiobjective puis évaluons ses performances dans une plateforme SOC modélisée en SystemC TLM. Ces travaux ont été validés sur une application industrielle multimédia JPEG-2000. Il en découle un traitement adaptatif en nombre de ressources résultant en une meilleure efficacité de l'utilisation du circuit et une meilleure performance comparée a une architecture fixe.

Smartphone/tablet Systems-on-Chip (SoCs) integrate increasing number of components to offer more functionality. Capacity and efficiency of data communication between memory and other hardware blocks have become a major concern in the SoC design. To address this concern, we propose to use Network-on-Chip (NoC) architectures, to meet high bandwidth, and low power and area demands. We propose a Quality-of-Service (QoS) scheme to differentially provision network resources to cater to different performance requirements by different hardware blocks. Implementation and evaluation are performed on a simulation infrastructure we construct specifically for this type of SoCs. We demonstrate, via simulation results, that the proposed Dynamic QoS schemes can achieve better bandwidth provisioning, with good area and power efficiencies.

Smartphone/tablet Systems-on-Chip (SoCs) integrate increasing number of components to offer more functionality. Capacity and efficiency of data communication between memory and other hardware blocks have become a major concern in the SoC design. To address this concern, we propose to use Network-on-Chip (NoC) architectures, to meet high bandwidth, and low power and area demands. We propose a Quality-of-Service (QoS) scheme to differentially provision network resources to cater to different performance requirements by different hardware blocks. Implementation and evaluation are performed on a simulation infrastructure we construct specifically for this type of SoCs. We demonstrate, via simulation results, that the proposed Dynamic QoS schemes can achieve better bandwidth provisioning, with good area and power efficiencies.

The aim of the study was to investigate the sense of coherence among students in Zambia. Sense of coherence was assessed with the questionnaire SOC-29. The respondents were 102 students, aged 15 to 20 years, in three schools in Livingstone. A secondary aim was to examine the relationship between sense of coherence, gender and age. The mean score on SOC-29 was 131 for the Zambian students, which is lower than SOC measured for Swedish adolescents (m=138,5) as well as the Swedish population (m=146). There were no significant correlations between sense of coherence and gender, nor between sense of coherence and age.

OpenGL ES 2.0 programmable 3D graphics pipeline is the current new standard for embedded graphics processor designs. The programmable vertex shader replaces the geometry operations in the previous fixed-function graphics pipeline and provides more flexible APIs for more realistic animation effects. In this thesis, we introduce the OpenGL ES 2.0 specification, and the design of programmable vertex shader architecture and instruction set. In particular, we focus on the integration issues encountered when the vertex shader is integrated with other hardware components and software during the entire SoC design, and verify the vertex shader on FPGA with demonstration.

While consumer demand for electronic equipment and more mature systems integration capabilities, it makes the system complexity of chip design increasing significantly. Also accompany an issue is how to efficiently and accurately verify that such a large-scale chip. In this thesis, we make 3D graphics SoC as a case study, investigate the various aspect, i.e. architecture design, system integration, verification methods and verification platform. This thesis proposes a verification methodology with unified test pattern from system modeling level to test chip level, and via increase of the abstraction level of test patterns, that avoided the way through the manual to generate the test patterns. Not only eliminate manual editing effort and reduce the possibility of error, but also allows developers to more focus on algorithm design and functional verification. In addition, through the pre-described of test scenario (Test-bench) which automated verification and comparison methodology. The efficiency of regression test will be increased. And it's much easier to meet the constraint of time to market. However, In order to demonstrate our chip on new prototyping based board. We not only modified the channel of 3DG chip, but also develop a high-performance bus bridge to keep the efficient of exchange data between two system buses which in platform board and our SoC. And shorten the longest path of the overall system so that system clock rate could be enhanced from 82.6MHz to 120.4 MHz system clock rate.

Due to the discrepancy among series-connected cells in a lead-acid battery pack, the restored capacities may not be the same during the charging/discharging processes. Through repeated charging and discharging, one can find that the unbalance of individual series-connected battery cell of lead-acid battery is getting worse, because those cells of poor state of charge may have negative voltage, causing reverse charging from the other cells. This abnormal operation results in not only more energy consumption, but also the acceleration of the battery-cell aging and the remarkable reduction of its lifetime. For the purpose of investigating this problem, the operating characteristics of each cell is under study. The battery cells are purposely charged by different floating voltages and discharged by different cutoff voltages. The investigation results show that the lifecycles of battery cells are affected more significantly by floating charging voltage than by the discharging cutoff voltage. It is also found that a long time reverse charging has a destructive effect on the battery cells.