O material (pó) de nanofase de Ce0,9W0,1O2 foi sintetizado por coprecipitação de oxalatos de cério (IV) e cátions de tungstênio (IV). A redução da platina (2%) foi feita pelo método da redução por álcool, utilizando uma solução de ácido hexacloroplatínico (H2PtCl6.6H2O) como fonte do metal, óxido de cério dopado com tungstênio (Ce0,9W0,1O2) utilizado como suporte e, uma solução de etilenoglicol/água (75/25, v/v) como solvente e agente redutor. Os materiais 2%Pt-Ce0,9W0,1O2 foram misturados em Pt/C E-TEK 20%, utilizando-se processo de mistura física para produzir os eletrocatalisadores de 20%Pt-(2%Pt-Ce0,9W0,1O2)/C. Os eletrocatalisadores obtidos foram caracterizados por espectroscopia de energia dispersiva de raios X (EDX) acoplado à microscopia eletrônica de varredura (MEV), análises de difração de raios X (DRX), e microscopia eletrônica de transmissão (MET). O conjunto eletrodos-membrana (MEAs) foram preparados para o ânodo com cargas iguais a 0,401, 0,364, 0,328 mg Pt cm-2 de eletrocatalisadores 20%Pt-(2%Pt-Ce0,9W0,1O2)/C produzidos. No cátodo foi usada uma carga de 0,4 mg Pt cm-2 de eletrocatalisador Pt/C ETEK. A polarização anódica foi realizada para oxidação de H2/CO (100 ppm de CO). A tolerância ao CO foi estudada utilizando o processo eletroquímico (stripping de CO e medidas de curvas de polarização). Os resultados obtidos mostraram que a oxidação de CO adsorvido a CO2 na superfície de platina ocorre em potenciais menos positivos mostrando tolerância ao CO adsorvido nestes eletrocatalisadores (20%Pt-(2%Pt-Ce0,9W0,1O2)/C (50:50, 60:40 e 70:30)) a uma temperatura de 85 ºC e com pressão absoluta de 2 bar para ânodo e cátodo, comparado com Pt/C E-TEK 20%. / The nanophase material (powder) of Ce0,9W0,1O2 was synthesized via coprecipitation of oxalates of cerium (IV) and tungsten cations. The reduction of platinum (2%) was made by the method of alcohol reduction, using an acid solution hexachloroplatinic (H2PtCl6.6H2O) as metal source, cerium oxide doped with tungsten (Ce0,9W0,1O2) used as support and the solution of ethylene glycol/water (75/75, v/v) as solvent and reducing agent. The 2%Pt-Ce0,9W0,1O2 materials were mixed in Pt/C E-TEK 20% using physical mixing process to produce the 20%Pt-(2%Pt-Ce0,9W0,1O2)/C electrocatalyst. The materials were characterized by energy dispersive X-ray spectroscopy (EDX) coupled to scanning electron microscopy (SEM), X-ray difratometry analysis (XRD) and transmission electronic microscopy (TEM). The membrane electrodes assembly (MEAs) were prepared with loads equal to 0.401, 0.364, 0.328 mg Pt cm-2 for 20%Pt(2%Pt-Ce0,9W0,1O2)/C electrocatalysts produced. In the cathode a load of 0.4 mg Pt cm-2 of commercial Pt/C ETEK electrocatalyst was used. The anodic polarization was carried out for oxidation of the mixture H2/CO(100 ppm CO). The CO tolerance was studied using electrochemical process (CO stripping and measurements of polarization curves). The results showed that the oxidation of CO adsorbed to CO2 on the surface of platinum occur at less positive potentials showing tolerance to CO adsorbed on these 20%Pt-(2%Pt-Ce0,9W0,1O2)/C (50:50, 60:40 and 70:30) electrocatalysts at a temperature of 85 ºC and absolute pressure of 2 bar for anode and cathode, compared with Pt/C E-TEK 20%.

Made available in DSpace on 2014-06-11T19:24:01Z (GMT). No. of bitstreams: 0 Previous issue date: 2012-04-13Bitstream added on 2014-06-13T20:51:10Z : No. of bitstreams: 1 fernandes_sen_me_sjrp.pdf: 941362 bytes, checksum: e0e07c896853141b27f27af08088487b (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Com o aumento do volume de dados e a incerteza dos recursos de hardware e software, a descentralização dos dados em sistema de arquivos surgiu com a finalidade de diminuir a probabilidade de perda total desses dados. Com isso, este trabalho propõe um modelo de sistema de arquivos distribuído que incorpora características de transparência, escalabilidade, tolerância a falhas, criptografia, suporte a hardware de baixo custo, facilidade na implantação e manipulação dos arquivos / With the increasing volume of data and uncertainty of hardware and software resources, the decentralization of data in file systems came up with the aim of reducing the likelihood of total loss of such data. Thus, this paper proposes a model of distributed file systems that integrates features of transparency, scalability, fault tolerance, encryption, support for low cost hardware, easy management and handling of files

Made available in DSpace on 2013-08-07T19:11:43Z (GMT). No. of bitstreams: 1 000434483-Texto+Completo-0.pdf: 1073765 bytes, checksum: ab2f37824bea5e6655d20b7030ceb05a (MD5) Previous issue date: 2011 / This dissertation presented to Master in Theology is a reflexive record on the Theology of Tolerance. Based on Christology, Ecclesiology, Theology and pastoral, it focuses on the theme from the premises of John Locke’s A Letter Concerning Toleration, published in 1689, and of the sacred writings. It discusses religious intolerance, causer of the emergence of theological arguments in support to tolerance. Theoretical principles defending religious tolerance are collected in the contexts of the separation between politics and religion, of the right to freedom of consciousness, of religious practice, of religious privacy and of the differences. Without imposing a single answer to Christian conduct, it demonstrates, by a systematic hermeneutics, that Christian tolerance overcomes cultural-historical limits and religious-political circumstances and that on Jesus Christ is the best possible answer to a Christian modus vivendi in times of pluralist society. / Esta dissertação apresentada para o Mestrado em Teologia é um registro reflexivo sobre Teologia da Tolerância. Com base na cristologia, eclesialidade, Teologia e pastoral, enfoca o tema a partir das premissas da Carta Sobre a Tolerância, de John Locke, publicada em 1689, e dos textos sagrados. Aborda a intolerância religiosa causadora do surgimento de argumentos teológicos em apoio à tolerância. Princípios teóricos em defesa da tolerância religiosa são recolhidos nos contextos da separação entre política e religião, do direito à liberdade de consciência, de culto, da privacidade religiosa e das diferenças. Sem impor uma resposta única à conduta cristã, demonstra-se, por uma hermenêutica sistemática, que a tolerância cristã supera limites histórico-culturais e circunstâncias político-religiosas e que em Jesus Cristo é possível a melhor resposta para o modus vivendi cristão em tempo de sociedade plural.

Made available in DSpace on 2014-07-18T02:01:27Z (GMT). No. of bitstreams: 1 000459325-Texto+Completo-0.pdf: 2898170 bytes, checksum: 16df18a4b13e444ddaa394a95eaebeae (MD5) Previous issue date: 2014 / The use of Real-Time Operating System (RTOS) became an attractive solution to design safety-critical real-time embedded systems. At the same time, we enthusiasti-cally observe the widespread use of multicore processors in an endless list of our daily applications. It is also a common agreement the increasing market pressure to reduce power consumption under which these embedded, portable systems have to operate. As the major consequence, these systems are becoming more and more sensitive to transi-ent faults originated from a large spectrum of noisy sources such as conducted and radi-ated Electromagnetic Interference (EMI) and ionizing radiation (single-event effect: SEE and total-ionizing dose: TID). Therefore, the system’s reliability degrades. In this work, we discuss the development and validation of an Infrastructure-Intellectual Prop-erty (I-IP) able to monitor the RTOS’ activity in a multicore processor system-on-chip. The final goal is to detect faults that corrupt the task scheduling process in embedded systems based on preemptive RTOS. Examples of such faults could be those that pre-vent the processor from attending an interruption of higher priority, tasks that are strict-ly allocated to run on a given core, but are running on another one, or even the execu-tion of low-priority tasks that are passed over high-priority ones in the ready-task list maintained on-the-fly by the RTOS. This I-IP, namely RTOS-Watchdog, was described in VHDL and is connected to each of the processor CPU-Addresses busses. The RTOS–Watchdog has a parameterizable interface to easily fit any processor bus. A case-study based on a multicore processor running different test programs under the control of a typical preemptive RTOS was implemented. The case-study was prototyped in a Xilinx Virtex4 FPGA mounted on a dedicated platform (board plus con-trol software) fully developed at the Computing Signals & Systems’ Group (SiSC) [1] of the Catholic University (PUCRS). For validation, the whole system was exposed to combined effects of EMI and TID. Such experiments were performed in several steps, part of them carried out at PUCRS, Brazil, and part at the Instituto Nacional de Tecnología Industrial (INTI) and Centro Atómico, both located in the city of Buenos Aires, Argentina. The obtained results demonstrate that the proposed approach provides higher fault coverage and reduced fault latency when compared to the native fault detec-tion mechanisms embedded in the kernel of the RTOS. / O uso de sistemas operacionais de tempo real (Real-Time Operating Systems, RTOS), tornou-se uma solução atrativa para o projeto de sistemas embarcados críticos de tempo real. Ao mesmo tempo, observamos com entusiasmo o amplo uso de proces-sadores multicores em uma lista interminável de nossas aplicações diárias. É também um acordo comum a crescente pressão do mercado para reduzir o consumo de energia em que estes sistemas portáteis embarcados necessitam para operar. A principal conse-quência é que estes sistemas estão se tornando cada vez mais suscetíveis à falhas transi-entes originadas por um amplo espectro de fontes de ruídos como Interferência Eletro-magnética (Electromagnetic Interference, EMI) conduzida e irradiada e radiação ioni-zante (single-event transient: SET e total-ionizing dose: TID). Portanto, a confiabilidade destes sistemas é degradada. Nesta dissertação, discute-se o desenvolvimento e valida-ção de um I-IP (Infrastructure-Intellectual Property) capaz de monitorar a atividade do RTOS em um processador multicore. O objetivo final é detectar falhas que corrompem o processo de escalonamento de tarefas em sistema sistemas embarcados baseados em RTOS preemptivos. Como exemplo destas falhas podem ser aquelas que impedem o processador de atender uma interrupção de alta prioridade, tarefas alocadas para serem executadas por um determinado núcleo, mas que são executadas por outro núcleo, ou até a execução de tarefas de baixa prioridade enquanto houver tarefas de alta prioridade na lista de tarefas prontas atualizada dinamicamente pelo RTOS. Este I-IP, chamado RTOS–Watchdog, foi descrito em VHDL e é conectado ao Barramento de Endereços da CPU em cada núcleo do processador. O RTOS–Watchdog possui uma interface parame-trizável de modo a facilitar a adaptação a qualquer processador. Um estudo de caso baseado em um processador multicore executando diferen-tes benchmarks sob o controle de um RTOS preemptivo típico foi desenvolvido. O es-tudo de caso foi prototipado em uma FPGA Xilinx Virtex4 montada em uma plataforma dedicada (placa mais software de controle) totalmente desenvolvida no Grupo Compu-ting Signals & Systems (SiSC) [1] da Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS). Para a validação, todo o sistema foi exposto aos efeitos combinados de EMI e TID. Estes experimentos foram realizados em diversos passos, parte deles foram realizados na PUCRS, Brasil e parte no Instituto Nacional de Tecnologia Industrial (INTI) e Centro Atómico, ambos na cidade de Buenos Aires, Argentina. Os resultados demonstram que a abordagem proposta fornece uma maior cobertura de falhas e latência de falhas reduzida quando comparados aos mecanismos de detecção de falhas nativos embarcados no kernel do RTOS.

Made available in DSpace on 2013-08-07T18:53:18Z (GMT). No. of bitstreams: 1 000434259-Texto+Completo-0.pdf: 861644 bytes, checksum: a1d7d01d86f05de127324b3bd5e5c832 (MD5) Previous issue date: 2011 / The increasing number of embedded computer systems being used in several segments of our society, from simple consumer products to safety critical applications, has intensified the study and development of new test methodologies and fault tolerance techniques capable of assuring the high reliability expected from those systems. Fault injection represents an extremely efficient way of the test and the fault-tolerant techniques often adopted in complex integrated circuits, such as Systems-on-Chip (SoCs). This work proposes a new fault injection platform that combines concepts related to hardware-based and simulation-based fault injection techniques. This new platform is able to inject different kinds of faults into the busses present in several functional components in a VHDL described SoC. The use of saboteurs controlled by a fault injection manager instantiated in the same FPGA as the target system provides high controllability coupled with low intrusiveness and a wide range of possible fault models. Moreover, it is worth noting that the proposed platform represents an easy solution with respect to the configuration and automation of fault injection campaigns. / O aumento do número de sistemas computacionais embarcados sendo utilizados em diversos segmentos de nossa sociedade, de simples bens de consumo até aplicações críticas, intensificou o desenvolvimento de novas metodologias de teste e técnicas de tolerância a falhas capazes de garantir o grau de confiabilidade esperado os mesmos. A injeção de falhas representa uma solução extremamente eficaz de avaliar metodologias de teste e técnicas de tolerância a falhas presentes em circuitos integrados complexos, tais como Systems-on-Chip (SoCs). Este trabalho propõe uma nova plataforma de injeção de falhas que combina conceitos relacionados a técnicas de injeção de falhas baseadas em hardware e em simulação. Esta nova plataforma proposta é capaz de injetar diferentes tipos de falhas nos barramentos presentes em diversos componentes funcionais de um SoC descrito em VHDL. O uso de sabotadores controlados por um gerenciador de injeção de falhas instanciado no mesmo FPGA que o sistema a ser avaliado é capaz de prover uma alta controlabilidade aliada a baixa intrusividade e uma grande gama de modelos de falhas. Além disso, é importante salientar que a plataforma proposta representa uma solução fácil no que diz respeito à configuração e automação de experimentos de injeção de falhas.

Made available in DSpace on 2013-08-07T18:53:21Z (GMT). No. of bitstreams: 1 000401158-Texto+Completo-0.pdf: 9853099 bytes, checksum: 1e66fe399c5e86bc932c94f590606b95 (MD5) Previous issue date: 2008 / Considering that the power-supply bus (VCC and Gnd) can degrade signal integrity of Systems-on-Chip (SoC) by means of voltage oscillations that conduct to functional failure, the goal of this work is validate a new technique, named CDCDC (Clock Duty Cycle Dynamic Control), which aims at improving digital synchronous integrated circuits (IC) robustness to this kind of disruption. The considered technique performs the dynamic control of the clock duty cycle according to the presence of perturbations (noise) on the power-bus. This dynamic control of the clock signal performs the stretching or shrinking of the duty cycle, which allows the synchronous circuit to present higher robustness to power-supply fluctuations, while maintaining the same clock pace. Conversely, conventional approaches, in this case, use to reduce clock rate to ensure proper signal integrity. Considering that the electromagnetic interference (EMI) is one of the main sources of voltage oscillations in the power-bus of integrated circuits (ICs), which in turn may compromise the reliability of electronic systems due to the reduction of signal-to-noise ratio, this work aims at validating the use of the CDCDC technique to increase the robustness of ICs operating under the EMI exposition. / Tendo em vista que o barramento de alimentação (VCC e Gnd) afeta diretamente a integridade de sinal de sistemas em chip (Systems-on-Chip, SoC) através de oscilações de tensão que podem induzir a erros funcionais, este trabalho tem por objetivo validar uma técnica inovadora, denominada CDCDC (Clock Duty Cycle Dynamic Control). Esta técnica visa aumentar a robustez de circuitos integrados (CI) digitais síncronos a tais oscilações de tensão. A técnica em questão realiza o controle dinâmico do ciclo de trabalho (duty-cycle) do sinal de relógio (clock) de acordo com a presença de perturbações (ruídos) nas linhas de alimentação. Este controle dinâmico do sinal de relógio realiza o prolongamento ou a redução do ciclo de trabalho, permitindo assim que o circuito síncrono apresente uma maior robustez às flutuações dos níveis de tensão nas linhas de alimentação, sem que haja redução da freqüência do sinal de relógio. Garante-se desta forma, a manutenção do desempenho do sistema mesmo quando este estiver operando em ambientes expostos ao ruído. Considerando que a interferência eletromagnética (EMI) é uma das principais causas de oscilações no barramento de alimentação de circuitos integrados (CI’s), o que por sua vez compromete drasticamente a confiabilidade dos sistemas através da redução da margem de sinal/ruído, este trabalho tem por objetivo validar a utilização da técnica CDCDC para o aumento da robustez de CI’s operando expostos à EMI.

Made available in DSpace on 2013-08-07T18:53:24Z (GMT). No. of bitstreams: 1 000443096-Texto+Completo-0.pdf: 6133830 bytes, checksum: 908c7fe6bab5b7e729af71ec9803c982 (MD5) Previous issue date: 2012 / The world we live today is very dependent of the technology advance and the Systemson- Chip (SoC) are one of the most important actors of this advance. As a consequence, the Moore's law has been outperformed due to this strong demand on the SoCs for growth, so that new silicon technologies has emerged along with new fault models that decreased the reliability of these devices. SoCs built using Very Deep Sub-Micron technology have a great number of interconnections, increasing the occurrence of Resistive-Open defects that occur on these interconnections up to the point where Resistive-Open defects have become the most important responsible for defective SoCs escaping the manufacturing tests. According to SIA Roadmap's projection, the area consumed by the SRAM on the SoC will be around 95% of the available area, knowing these memory have a great number of interconnections there is also a great probability of occurring Resistive-Open defects on the SRAM circuits which will compromise the overall SoC reliability. When found on SRAMs cells, these defects are able to cause dynamic and static functional faults according to its size, where static faults are sensitized by performing only one operation at the SRAM cell, while dynamic are sensitized by two or more operations. The most common manufacturing tests used to detect defective SoCs are today unable to detect dynamic faults caused by weak Resistive-Open defects. March test performs access on the memory with the intention of sensitizing the faults and detect them as consequence. Due to the higher number of operations necessary to sensitize dynamics faults, this test is not able to detect them properly. Another test is the Iddq test, which is able to detect the presence of defects by monitoring the overall current consumption of a SoC while it's being excited by a known vector of data on its inputs. The consumed current is compared to thresholds or to another similar device that is being excited on the same way. Iddq test is not able to distinguish the variations on current caused by process variations or defects presence. There is an other type of test using On-Chip Current Sensors (OCCS) with March tests that performs current monitoring on the circuits of the SoC and compare them with a threshold in order to set a ag when the monitored current gets higher or lower than a con gured thresholds. Because the mentioned test uses threshold, it is not able to detect Resistive-Open defects that could happen in any node, with any size, in the SRAM cell performing any operation. In this scenario the current consumption could be higher or lower than the defectless current consumption of a cell, making impossible to detect defects using thresholds. By all that, the objective of this dissertation is to propose a defect detection technique able to overcome the three mentioned limitations of preview explained tests. For that, OCCS are along with March test, but a Neighborhood Comparator Logic (NCL) has been included with the objective to perform the detections itself, removing from the OCCS the mission of nding defects. Now the OCCS is only responsible in converting the monitored current consumption signal to a one bit PWM digital signal. In this form, no threshold will be required because the NCL will obtain the reference of the correct current consumption (behavior reference) within the SRAM circuits, by comparing the neighboring cells and adopting the most common behavior as the reference one, so that it will detect those cells that behave di erently from the reference as defective ones. The neighborhood's cells are excited in a parallel form by the test processor, which performs a March test algorithm. The NCL, the OCCS and the March test, together, compose the proposed Resistive-Open detection technique, which has been validated on this work. As result, the proposed technique has shown being able to detect all of the 10 million defective cells of a 1Gbit SRAM containing the hardest defect to detect (small ones). No defective cell has escaped the simulated test and there was only 294,890 good cells being wasted, which represents 0. 029% of the simulated SRAM cells. All of that, by costing only the equivalent to the area of 56 SRAM cells per monitored column and a manufacturing test that performs 5 operations per line of the SRAM. / O mundo de hoje é cada vez mais dependente dos avanços tecnológicos sendo os sistemas em chip (SoC, do inglês System-on-Chip) um dos principais alicerces desse avanço. Para tanto que a lei de Moore, que previu que a capacidade computacional dos SoCs dobraria a cada ano, já foi ultrapassada. Devido a essa forte demanda por crescimento novas tecnologias surgiram e junto novos modelos de falhas passaram a afetar a con abilidade dos SoCs. Os SoCs produzidos nas tecnologias mais avançadas (VDSM - Very Deep Sub-Micron), devido a sua alta integração de transistores em uma área pequena, passaram a apresentar um grande número de interconexões fazendo com que os defeitos do tipo Resistive-Open, que ocorrem nessas interconexões, se tornassem os maiores responsáveis por SoCs com defeitos escaparem os testes de manufaturas. Ainda, segundo projeções da SIA Roadmap, a área consumida pela SRAM será em torno de 95% da área utilizada por um SoC. E sabendo que essas memórias possuem inúmeras interconexões, existe uma grande probabilidade de ocorrer defeitos do tipo Resistive-Open em seus circuitos. Esses defeitos são capazes de causar falhas funcionais do tipo estáticas ou dinâmicas, de acordo com a sua intensidade. As falhas estáticas são sensibilizadas com apenas uma operação e as dinâmicas necessitam de duas ou mais operações para que sejam sensibilizadas. Os testes de manufatura mais utilizados para aferir a saúde dos SoCs durante o processo de manufatura são hoje ine cientes frente aos defeitos do tipo Resistive-Open. O mais comum deles é o March Test, que efetua operações de escrita e leitura na memória com o objetivo de sensibilizar falhas e por m detectá-las, entretanto é ine ciente para detectar as falhas do tipo dinâmicas porque é necessário efetuar mais operações que o tempo disponível permite para que essas falhas sejam sensibilizadas. Outro teste utilizado durante a manufatura chama-se teste de corrente quiescente (teste de Iddq), este monitora a corrente consumida do SoC como um todo durante a injeção de vetores nos sinais de entrada, o consumo de corrente do chip é comparado com limiares ou outro chip idêntico sob o mesmo teste para detectar defeitos, entretanto não é possível distinguir entre variações inseridas, nos sinais monitorados, pelos defeitos ou pelos corners, que são variações nas características dos transistores fruto do processo de manufatura. E, por m, o último teste que é apresentado é uma mistura dos dois testes anteriores, utiliza sensores de correntes e algoritmos de operações como em March Test onde que o defeito é detectado pelos sensores de corrente embutidos quando a corrente monitorada ultrapassa dado limiar, embora esse teste tenha condições de detectar defeitos que causam falhas dinâmicas e de não sofrerem in uência dos corners, ele é ine caz ao detectar defeitos do tipo Resistive-Open que possam ocorrer em qualquer local, com qualquer tamanho de impedância em uma SRAM executando qualquer operação, porque os defeitos do tipo Resistive-Open ora aumentam o consumo de corrente e ora o diminui de acordo com essas três características citadas. Comparações por limiares não têm condições de contornar esta di culdade .Com tudo isso, o objetivo desta dissertação de mestrado é propor uma técnica de detec ção de defeitos que seja capaz de vencer as três limitações dos testes convencionais de manufatura apontadas. Para a tarefa, sensores de corrente são utilizados associadamente com March Test, entretanto com o acréscimo de uma Lógica Comparadora de Vizinhança (LCV) que tomará para si a função de detectar defeitos, deixando os sensores apenas encarregados em transformar a corrente analógica em um sinal digital e que tem a capacidade de eliminar a necessidade do uso de limiares, junto com as demais limitações apontadas. A LCV monitora o comportamento de uma vizinhança células e, comparando-os entre si, acusa aquela ou aquelas células que se comportarem diferentemente das suas vizinhas como defeituosas, desta maneira a referência de comportamento correto é obtida da pró- pria vizinhança durante a execução do teste de manufatura, eliminando a necessidade de conhecimento prévio do tipo de distúrbio causado pelos defeitos do tipo Resistive-Open, trazendo facilidade na hora de projetar o sistema de detecção de defeitos e adicionado o poder de detectar qualquer defeito que gere alterações no sinal de corrente consumida das células da SRAM. Neste contexto, o sensor de corrente tem apenas a função de gerar o sinal digital, que é de 1 bit para cada sinal monitorado (V dd e Gnd) e modulado em largura de pulso (PWM), assim a LCV também tem sua complexidade diminuída, pois é constituída por apenas portas lógicas.A LCV e os sensores de corrente são utilizados durante o teste de manufatura, as comparações que ocorrem na vizinhança são efetuadas paralelamente nas células da mem ória, então o teste de manufatura necessita efetuar operações de acesso para excitar semelhantemente todas as células que participam da mesma vizinhança. O March Test é um teste que efetua operações desta natureza e, portanto, é utilizado para controlar a execução do teste e recolher os dados proveniente da LCV, que contém o resultado da detecção efetuada em cada vizinhança. A LCV, o sensor de corrente e o March Test juntos compõem a técnica de detecção de defeitos proposta nesta dissertação, e foram validados quanto as suas funções para comprovar que operam como projetados. Por m, a técnica proposta se mostrou capaz de detectar as 10 milhões de células defeituosas (com o defeito mais difícil de detectar que causa falha funcional dinâmica) em uma SRAM de 1Gbit, sem deixar passar nenhuma célula defeituosa pelo teste de manufatura, junto a isso, 294. 890 células boas foram desperdiçadas, isto-é, foram dadas como defeituosas enquanto não tinham defeitos, o que representa apenas 0,029% de desperdício. Tudo isso, ao custo de área equivalente a área consumida por 56 células de memória, por coluna monitorada, e ao custo de um teste de manufatura que executa apenas 5 operações em cada linha da SRAM.

Made available in DSpace on 2013-08-07T18:53:28Z (GMT). No. of bitstreams: 1 000444651-Texto+Completo-0.pdf: 12436643 bytes, checksum: 55eac64fc740807199185f2d82272612 (MD5) Previous issue date: 2010 / Nowadays, it is possible to observe a growing number of embedded systems in applications ranging from simple consumer to safety critical uses. To cope with the actual situation, new test methodologies, fault tolerance techniques, as well as new paradigms that are capable of guaranteeing the robustness and reliability of the systems, have been developed. Therefore, it can be said that robustness and reliability represent two of the most important challenges for the design of integrated circuits and systems. Further, it is important to highlight that the environment hostility where embedded systems can be found has significantly increased due to different types of interference caused by several kind of sources. In this context, Electromagnetic Interference (EMI), that can interfere or degrade the proper behavior of the circuit, represents one of the principal problems when aiming for reliable and robust embedded systems. Therefore, it is necessary to introduce design techniques directly aimed to achieve Electromagnetic Compatibility (EMC), thus eliminating or reducing the effects of EMI to acceptable levels. This work proposes a new hardware-based fault injection platform able to inject Power Supply Disturbances (PSD) into integrated circuits and systems according to the IEC 61000-4-29 normative. The developed platform can be used as a support mechanism during the development of PSD-tolerant embedded systems. Moreover, it is important to note that the new fault injection platform represents a viable and easy-to-configure alternative that can be used to evaluate the robustness and reliability of embedded systems. / O crescente número de sistemas computacionais embarcados nos mais diversos segmentos de nossa sociedade, desde simples bens de consumo até aplicações críticas, intensificou o desenvolvimento de novas metodologias de teste, de técnicas de tolerância a falhas, bem como de novos paradigmas de implementação, capazes de garantirem a confiabilidade e a robustez desejada para os mesmos. Assim, características como confiabilidade e robustez de circuitos integrados e sistemas representam dois dos mais importantes desafios no projeto dos mesmos. Sistemas computacionais embarcados encontram-se inseridos em ambientes cada vez mais hostis devido a diferentes tipos de interferência gerados pelas mais variadas fontes. Neste contexto, a interferência eletromagnética (Electromagnetic Interference - EMI) representa um dos mais críticos problemas no que diz respeito a confiabilidade e robustez em circuitos integrados e sistemas, podendo comprometer ou degradar o funcionamento dos mesmos. Assim, para eliminar ou reduzir esses efeitos à níveis aceitáveis, é necessário introduzir o uso de técnicas de projeto visando à compatibilidade eletromagnética (Electromagnetic Compatibility - EMC). Este trabalho propõe uma nova plataforma de injeção de falhas baseada em hardware, capaz de injetar ruído eletromagnético conduzido nas linhas de alimentação (Power Supply Disturbances – PSD) de circuitos integrados e sistemas de acordo com a norma IEC 61000-4-29. Desta forma, a plataforma desenvolvida serve como mecanismo de suporte ao desenvolvimento de circuitos e sistemas tolerantes ao ruído eletromagnético conduzido, representando uma alternativa viável para a avaliação da confiabilidade e robustez de sistemas embarcados.

Resumo não disponível

Este trabalho aborda os conceitos necessários para o estudo de tolerâncias dimensionais de um conjunto mecânico e propõe um método eficaz para a especificação de tolerâncias na fase de detalhamento do projeto de um produto, através de um algoritmo de otimização baseado em custos de produção. Conceitos do custo da perda de qualidade desenvolvidos por Genichi Taguchi são também aplicados para a especificação de restrições funcionais, que visam garantir um determinado nível de qualidade em função de valores especificados para critérios funcionais. Comentários e comparações com outros trabalhos de otimização de tolerâncias dimensionais são também realizados, através dos quais podem ser observadas características específicas no método proposto. Um exemplo de aplicação é apresentado através do estudo de caso baseado em um projeto de sistema de transmissão de potência por correias a equipamentos periféricos de um motor de combustão interna. Os resultados da aplicação do algoritmo de otimização são comparados aos de métodos convencionais de síntese de tolerâncias, mostrando sua eficácia. / This work approaches the concepts needed to the study of dimensional tolerances of a mechanical assembly and proposes an effective method for specifying tolerances in the detailing phase of product design, by means of an optimization algorithm based on manufacturing costs. Concepts of quality loss developed by Genichi Taguchi are also applied for specifying functional constraints, which aim to assure an adequate quality level regarding specified values of functional criteria. Comments and comparisons with other dimensional tolerances optimization works are also made, through which specific features of the proposed method can be observed. An application example of the method is presented through a case study based on a belt power transmission system to ancillary equipment of an internal combustion engine. Results of application of the optimization algorithm are compared with the ones of conventional tolerance synthesis methods, showing their effectiveness.