O trabalho apresenta um procedimento de teste, para um somador tipo "carry-lookahead';. A estrutura é adequada para implementações em alta escala de integração, cosistindo em um conjunto de processadores independentes, interligados de maneira regular. O procedimento de teste é executado em duas etapas: a primeira a nível de estrutura e a segunda a nível de circuito. A finalidade da divisão é permitir cobertura de um mínimo elevado de falhas, considerando a tecnologia empregada na fabricação. No final do trabalho é descrito o projeto das células usadas na implementação da estrutura.

Submitted by Sara Ribeiro (sara.ribeiro@ucb.br) on 2017-08-17T14:48:23Z No. of bitstreams: 1 LeonardoNascimentoCastroDissertacao2017.pdf: 1765989 bytes, checksum: fb4cfd563d11e2aa428d7c5af632c835 (MD5) / Approved for entry into archive by Sara Ribeiro (sara.ribeiro@ucb.br) on 2017-08-17T14:50:34Z (GMT) No. of bitstreams: 1 LeonardoNascimentoCastroDissertacao2017.pdf: 1765989 bytes, checksum: fb4cfd563d11e2aa428d7c5af632c835 (MD5) / Made available in DSpace on 2017-08-17T14:50:34Z (GMT). No. of bitstreams: 1 LeonardoNascimentoCastroDissertacao2017.pdf: 1765989 bytes, checksum: fb4cfd563d11e2aa428d7c5af632c835 (MD5) Previous issue date: 2017-01-01 / Due to the Crisis of 2008, the Basel Committee accelerated the process for update the Accord and identified some weaknesses such as the inability of V aR to capture the tail risk. Subsequently, it was recommended to substitute V aR, a non-coherent measure of risk due to the absence of subadditivity, by CV aR. However, in 2011 the absence of elicitability for CV aR was shown and this has led some people to believe that it is impossible to perform a backtesting for this risk measure. Elicitability is an mathematical property for model selection and not for validation, although the convexity of its scoring function is required for backtesting. It is important to know the identifiability and testability, which have a relation with elicitability. For a good backtesting in the Trading Book, the testable function must be sharp, which is strictly increasing and decreasing with respect to the predictive and realized variables, respectively, and meet the requirement of ridge backtest, which depends on the least possible V aR. The CV aR, while not being testable or elicitable, is at least conditionally elicitable and therefore also conditionally testable. To validate the CV aR models, simulations were made with the three Acerbi methods, two of this study for testing and another adapted from the quantile approximation. Of these six, none were perfect, but two presented better results than the V aR Backtesting. This study analyzed the risk measures V aR and CV aR by the Historical Simulation, Delta-Normal, Correlated Normal, Monte Carlo and Quasi-Monte Carlo Simulation methods in the 95%, 97.5% and 99% for the Brazilian bond and stock portfolios, as well as the Brazilian Real against the Dollar, Euro and Yen currencies, and used some backtesting for the two measures. This study also proposed a method to improve Backtesting results of V aR. / Devido ?? Crise de 2008 o Comit?? de Basileia acelerou o processo para atualiza????o do Acordo e identificou algumas falhas como, por exemplo, a incapacidade do V aR em captar o risco de cauda. Posteriormente, recomendou-se substituir o V aR, uma medida n??o coerente de risco devido ?? aus??ncia de subaditividade, pelo CV aR. Entretanto, em 2011 foi mostrada a aus??ncia da elicitabilidade para o CV aR e isso induziu algumas pessoas a pensarem ser imposs??vel realizar um backtesting para esta medida de risco. A elicitabilidade ?? uma propriedade matem??tica para a sele????o de modelo e n??o para a valida????o, apesar de que a convexidade de sua fun????o scoring ?? necess??ria para o backtesting. Foram introduzidos os conceitos de identificabilidade e testabilidade, que possuem uma rela????o com a elicitabilidade. Para um bom backtesting no Trading Book, a fun????o test??vel deve ser n??tida, que ?? estritamente crescente e decrescente em rela????o ??s vari??veis preditiva e realizada, respectivamente, e atender o requisito de ridge backtest, que dependa o m??nimo poss??vel do V aR. O CV aR, apesar de n??o ser elicit??vel nem test??vel, ?? pelo menos condicionalmente elicit??vel e, portanto, tamb??m condicionalmente test??vel. Para validar os modelos do CV aR, foram feitas simula????es com os tr??s m??todos de Acerbi, dois desta pesquisa para teste e outro adaptado da Aproxima????o dos N??veis de V aR. Destes seis, nenhum foi perfeito, mas dois apresentaram resultados melhores que o Backtesting do V aR. Esta pesquisa analisou as medidas de risco V aR e CV aR pelos m??todos Simula????o Hist??rica, Delta-Normal, Normal Correlacionado, Simula????o Monte Carlo e Quase-Monte Carlo nos intervalos de confian??a de 95%, 97,5% e 99% para as carteiras de t??tulos e a????es brasileiras, al??m das cota????es do Real frente ??s moedas D??lar, Euro e Iene, e utilizou alguns testes de ader??ncia para as duas medidas. Esta pesquisa tamb??m prop??s um m??todo para melhorar os resultados do Backtesting do V aR.

As aeronaves do tipo multirrotor vêm sendo utilizadas como plataforma padrão para o estudo da motricidade e percepção espacial. A capacidade de decolagem e aterrissagem de modo vertical, bem como sua navegação horizontal são desafios de investigação na área de controle. Isto demanda a obtenção do modelo matemático do conjunto de propulsão eletromecânico. Assim, surge a necessidade de compreender e modelar matematicamente a dinâmica deste sistema de forma a otimizar, posteriormente, o seu controle. Portanto, o objetivo deste trabalho é obter o modelo matemático do sistema de propulsão eletromecânico, usando para tal a teoria de identificação de sistemas. A metodologia utilizada consiste na compreensão do sistema de propulsão e construção da plataforma de testes para a coleta de dados. Seguida da aplicação de testes de estacionariedade para a análise dos dados, e cálculo das funções de autocorrelação e autocorrelação parcial para determinação da estrutura e ordem do modelo. Posteriormente, os parâmetros são estimados pelo método de mínimos quadrado estendido. Por fim, pela comparação da simulação do modelo com os dados da plataforma e a análise residual, o modelo é validado. Diante disso, conclui-se que o modelo proposto é capaz de descrever as características do sistema de propulsão eletromecânico e poderá contribuir para novas técnicas de controle. / 111 f.

As organizações públicas e privadas são constantemente expostas a fatores internos e externos, que podem comprometer sua estabilidade diante das oscilações da economia e dos concorrentes. Nestas empresas, os tomadores de decisão são essenciais para analisar e avaliar todas as variáveis que envolvem estes fatores, com o objetivo de identificar o melhor caminho para os negócios. Entretanto, conseguir gerenciar os dados internos e externos à organização não é uma atividade simples. Neste contexto, os Sistemas de Suporte à Decisão (SSD) tornaram-se fundamentais para auxiliar os tomadores de decisão na solução de problemas mal estruturados ou sem nenhuma estruturação. Porém, a complexidade que envolve os projetos de implantação ou desenvolvimento de um SSD, geralmente compromete a efetividade dos testes que garantem a conformidade do sistema em relação às especificações previamente definidas. Uma solução para esse problema é considerar os atributos ou fatores de testabilidade nestes projetos, pois podem elevar o grau de eficácia e eficiência da atividade de teste e consequentemente contribuírem para redução do tempo e custos do projeto. Portanto, conseguir identificar esses atributos ou fatores que tenham influência na testabilidade dos SSD e algum método que permita analisar e avaliar o quanto estão presentes neste sistema, é essencial para aumentar a qualidade do sistema. Diante desta necessidade, este trabalho investigou e selecionou os principais fatores que podem influenciar no grau de testabilidade de um software e propôs um método para analisar e avaliar o quanto o SSD está considerando esses fatores em sua arquitetura. Com o objetivo de avaliar e validar o método de análise e avaliação, foram realizados testes de aplicabilidade em empresas de pequeno, médio e grande porte, bem como no meio acadêmico. Com os resultados obtidos nos testes, foi possível concluir que o método é específico para SSD, que pode ser usado como um guia durante o processo de desenvolvimento e auxiliar na classificação de SSD quanto a sua testabilidade. / Public and private organizations are constantly exposed to internal and external factors which could compromise their stability in the face of fluctuations in the economy and competitors. In these companies, decision makers are essential to analyze and evaluate all the variables regarding these factors, in order to identify the best way for business. However, managing internal and external data of the organization is not a simple activity. In this context, Decision Support Systems (DSS) have become essential to assist decision makers in solving unstructured problems or lock of structure. However, the complexity involved in the implementation of projects or development of a DSS usually compromises the effectiveness of tests that ensure compliance of the system in relation to previously defined specifications. One solution to this problem is to consider the attributes or testability factors in these projects, since they can raise the level of effectiveness and efficiency of testing activity and thus contribute to reducing the time and project costs. Therefore, the ability to identify these attributes or factors that influence testability of DSS and a process for analyzing and evaluating how much the present in this system, is essential to increase system quality. Given this need, this work investigated and selected the main factors that can influence the degree of testability of software and proposed a way to analyze and assess how the DSS is considering these factors in its architecture. In order to evaluate and validate the analysis and evaluation method, applicability tests were performed in small, medium and large companies, as well as in academy. As results obtained in the tests, it was concluded that the method is specific for DSS, which can be used as a guide during the development process and assist in the DSS classification regarding its testability.

As organizações públicas e privadas são constantemente expostas a fatores internos e externos, que podem comprometer sua estabilidade diante das oscilações da economia e dos concorrentes. Nestas empresas, os tomadores de decisão são essenciais para analisar e avaliar todas as variáveis que envolvem estes fatores, com o objetivo de identificar o melhor caminho para os negócios. Entretanto, conseguir gerenciar os dados internos e externos à organização não é uma atividade simples. Neste contexto, os Sistemas de Suporte à Decisão (SSD) tornaram-se fundamentais para auxiliar os tomadores de decisão na solução de problemas mal estruturados ou sem nenhuma estruturação. Porém, a complexidade que envolve os projetos de implantação ou desenvolvimento de um SSD, geralmente compromete a efetividade dos testes que garantem a conformidade do sistema em relação às especificações previamente definidas. Uma solução para esse problema é considerar os atributos ou fatores de testabilidade nestes projetos, pois podem elevar o grau de eficácia e eficiência da atividade de teste e consequentemente contribuírem para redução do tempo e custos do projeto. Portanto, conseguir identificar esses atributos ou fatores que tenham influência na testabilidade dos SSD e algum método que permita analisar e avaliar o quanto estão presentes neste sistema, é essencial para aumentar a qualidade do sistema. Diante desta necessidade, este trabalho investigou e selecionou os principais fatores que podem influenciar no grau de testabilidade de um software e propôs um método para analisar e avaliar o quanto o SSD está considerando esses fatores em sua arquitetura. Com o objetivo de avaliar e validar o método de análise e avaliação, foram realizados testes de aplicabilidade em empresas de pequeno, médio e grande porte, bem como no meio acadêmico. Com os resultados obtidos nos testes, foi possível concluir que o método é específico para SSD, que pode ser usado como um guia durante o processo de desenvolvimento e auxiliar na classificação de SSD quanto a sua testabilidade. / Public and private organizations are constantly exposed to internal and external factors which could compromise their stability in the face of fluctuations in the economy and competitors. In these companies, decision makers are essential to analyze and evaluate all the variables regarding these factors, in order to identify the best way for business. However, managing internal and external data of the organization is not a simple activity. In this context, Decision Support Systems (DSS) have become essential to assist decision makers in solving unstructured problems or lock of structure. However, the complexity involved in the implementation of projects or development of a DSS usually compromises the effectiveness of tests that ensure compliance of the system in relation to previously defined specifications. One solution to this problem is to consider the attributes or testability factors in these projects, since they can raise the level of effectiveness and efficiency of testing activity and thus contribute to reducing the time and project costs. Therefore, the ability to identify these attributes or factors that influence testability of DSS and a process for analyzing and evaluating how much the present in this system, is essential to increase system quality. Given this need, this work investigated and selected the main factors that can influence the degree of testability of software and proposed a way to analyze and assess how the DSS is considering these factors in its architecture. In order to evaluate and validate the analysis and evaluation method, applicability tests were performed in small, medium and large companies, as well as in academy. As results obtained in the tests, it was concluded that the method is specific for DSS, which can be used as a guide during the development process and assist in the DSS classification regarding its testability.

Esta dissertação tem como objetivo estruturar a aplicação do Design for Testability (DFT) - procedimento que durante a fase de desenvolvimento de um novo produto incorpora regras e técnicas para tornar a execução de testes mais eficiente - no processo de elaboração de requisitos de testes de produção durante o desenvolvimento de sistemas aeronáuticos. A partir dessa aplicação, pretende-se obter a redução do ciclo de testes de produção em série de uma aeronave e a redução dos custos relativos a estes testes, além de realizar uma análise e otimização do processo atual. Para isso, foi necessária a análise do estado atual do processo e proposta de uma nova metodologia a fim de prover, além dos conceitos de DFT, robustez e padronização ao processo, garantindo assim o melhor aproveitamento dos recursos, a eliminação de desperdícios e a diminuição dos custos no processo produtivo. A aplicação do processo proposto foi simulada em parte do desenvolvimento de sistemas aeronáuticos em uma situação real, sendo evidenciados os ganhos obtidos a partir de sua aplicação, contribuindo com a redução de aproximadamente 33% do ciclo total de testes de produção durante a etapa de Montagem Final da aeronave.

Este trabalho apresenta uma plataforma e uma técnica para o melhoramento da eficiência da graduação de falhas stuck-at de padrões de teste através do uso de co-emulação de hardware. Os fabricantes de Circuitos Integrados continuamente buscam novas formas de testar seus dispositivos com o intuito de distribuir peças sem defeitos aos seus clientes. Scan é uma técnica bem conhecida que consegue alta cobertura de falhas com eficiência. As demandas por novos recursos motivam a criação de sistemas complexos que fazem uso de uma mistura de blocos analógicos e digitais com uma interface de comunicação, difícil de ser coberta pelos padrões de scan. Adicionalmente, a lógica que configura o chip para cada um dos diferentes modos de operação, algumas interfaces com circuitos de teste de memória (BIST), divisores ou geradores de clocks assíncronos, entre outros, são exemplos de circuitos que se encontram bloqueados em scan ou possuem poucos pontos de observação/controle. Este trabalho descreve uma plataforma baseada em FPGA que usa modelos heterogêneos para co-emular blocos digitais, analógicos e de memória para a graduação de padrões em sistemas complexos. Adicionalmente introduziu-se quatro tipos de modelos que podem ser usados no FPGA, e os resultados de aplicar a técnica de co-emulação de falhas em alguns circuitos de benchmark incluindo ISCAS89, um conversor análogo digital, portas configuráveis de entrada/saída e um controlador de memória. / A platform and a technique to improve stuck-at fault grading efficiency through the use of hardware co-emulation is presented. IC manufacturers are always seeking for new ways to test their devices in order to deliver parts with zero defects to their customers. Scan is a well known technique that attains high fault coverage results with efficiency. Demands for new features motivate the creation of high complex systems with a mixture of analog and digital blocks with a communication interface that is difficult to cover with scan patterns. In addition, the logic that configures the chip for each of the different test modes, some BIST memory interfaces, asynchronous clock dividers or generators, among others, are examples of circuits that are blocked or have few observation/control points during scan. A FPGA based-platform that uses heterogeneous models to emulate digital, analog and memory blocks for fault grading patterns on complex systems is described. Also introduced in our proposal are four types of models that can be used with FPGAs, and the results of applying our fault co-emulation technique to some benchmark circuits including ISCAS89, ADC, iopads and memory controllers.

Este trabalho apresenta uma plataforma e uma técnica para o melhoramento da eficiência da graduação de falhas stuck-at de padrões de teste através do uso de co-emulação de hardware. Os fabricantes de Circuitos Integrados continuamente buscam novas formas de testar seus dispositivos com o intuito de distribuir peças sem defeitos aos seus clientes. Scan é uma técnica bem conhecida que consegue alta cobertura de falhas com eficiência. As demandas por novos recursos motivam a criação de sistemas complexos que fazem uso de uma mistura de blocos analógicos e digitais com uma interface de comunicação, difícil de ser coberta pelos padrões de scan. Adicionalmente, a lógica que configura o chip para cada um dos diferentes modos de operação, algumas interfaces com circuitos de teste de memória (BIST), divisores ou geradores de clocks assíncronos, entre outros, são exemplos de circuitos que se encontram bloqueados em scan ou possuem poucos pontos de observação/controle. Este trabalho descreve uma plataforma baseada em FPGA que usa modelos heterogêneos para co-emular blocos digitais, analógicos e de memória para a graduação de padrões em sistemas complexos. Adicionalmente introduziu-se quatro tipos de modelos que podem ser usados no FPGA, e os resultados de aplicar a técnica de co-emulação de falhas em alguns circuitos de benchmark incluindo ISCAS89, um conversor análogo digital, portas configuráveis de entrada/saída e um controlador de memória. / A platform and a technique to improve stuck-at fault grading efficiency through the use of hardware co-emulation is presented. IC manufacturers are always seeking for new ways to test their devices in order to deliver parts with zero defects to their customers. Scan is a well known technique that attains high fault coverage results with efficiency. Demands for new features motivate the creation of high complex systems with a mixture of analog and digital blocks with a communication interface that is difficult to cover with scan patterns. In addition, the logic that configures the chip for each of the different test modes, some BIST memory interfaces, asynchronous clock dividers or generators, among others, are examples of circuits that are blocked or have few observation/control points during scan. A FPGA based-platform that uses heterogeneous models to emulate digital, analog and memory blocks for fault grading patterns on complex systems is described. Also introduced in our proposal are four types of models that can be used with FPGAs, and the results of applying our fault co-emulation technique to some benchmark circuits including ISCAS89, ADC, iopads and memory controllers.

Teste de Software tem o objetivo de executar um programa sob teste com o objetivo de revelar suas falhas, portanto é uma das fases mais importante do ciclo de vida do desenvolvimento de um software. A testabilidade é um atributo de qualidade fundamental para o sucesso da atividade de teste, pois ela pode ser entendida como o esforço necessário para criar, executar e avaliar os casos de teste em um software. Este atributo não é uma qualidade intrínseca do software, portanto não pode ser medido diretamente como a quantidade de linhas de código, por exemplo. Entretanto, ela pode ser inferida por meio das características ou métricas internas e externas de um software. Entre as características comumente utilizadas na análise da testabilidade estão as métricas CK, que foram propostas por Chidamber e Kemerer com objetivo de analisar software orientado a objetos. A maioria dos trabalhos nesta linha, entretanto, relaciona o tamanho e a quantidade de casos testes com a testabilidade de um software. Entretanto, é fundamental analisar a qualidade dos testes para saber se eles atingem os objetivos para os quais foram propostos, independente de quantidade e tamanho. Portanto, este trabalho de mestrado apresenta um estudo empírico sobre a relação entre as métricas CK e a testabilidade de um software com base na análise da adequação de seus casos de teste unitários, critérios de teste estrutural e de mutação. Inicialmente foi realizada uma Revisão Sistemática cujo objetivo foi avaliar o estado da arte da testabilidade e as métricas CK. Os resultados mostraram que apesar de existirem várias pesquisas relacionadas ao tema, existem lacunas que motivam novas pesquisas no que concerne a análise da qualidade dos testes e identificação das características das métricas que podem ser inferidas para medir e analisar a testabilidade. Em seguida, foram realizadas duas análises empíricas. Na primeira análise, as métricas foram analisadas por meio da correlação das métricas CK com a cobertura de linha de código, cobertura de \\textit (arestas, ramos ou desvio de fluxo) e escore de mutação. Os resultados desta análise demonstraram a importância de cada métrica dentro do contexto da testabilidade. Na segunda análise, foi realizada uma proposta de clusterização das métricas para tentar identificar grupos de classes com características semelhantes relacionadas à testabilidade. Além das análises empíricas, foi desenvolvida e apresentada uma ferramenta de coleta e análise de métricas CK com objetivo de contribuir com novas pesquisas relacionados a proposta deste projeto. Apesar das limitações das análises, os resultados deste trabalho mostraram a importância de cada métrica CK dentro do contexto da testabilidade e fornece aos desenvolvedores e projetistas uma ferramenta de apoio e dados empíricos para melhor desenvolverem e projetarem seus sistemas com o objetivo de facilitar a atividade de teste de software / Software testing have aim to run a program under test with the aim of revealing its failures, so it is one of the most important phases of the software development lifecycle. Testability is a key quality attribute for the success of the test activity, because it can be understood as the effort required to create, execute and evaluate test cases in software. This attribute is not an intrinsic quality of the software, so it can not be measured directly as the number of lines code, for example. However, it can be inferred through the or internal and external metrics of a software. Among the features commonly used in testability analysis are CK metrics, which were proposed by Chidamber and Kemerer in order to analyze object-oriented software. Most of the works in this line, however, relate the size and quantity of test cases with software testability. However, it\'s critical to analyze the quality of the tests to see if they achieve the objectives for which they were proposed, independent of quantity and size. Therefore, this Master\'s degree work presents an empirical study on the relationship between CK metrics and software testability based on the analysis of the adequacy of its unit test cases, structural test criteria and mutation. Initially, a Systematic Review was carried out to evaluate the state of the art of testability and CK metrics. The results showed that although there are several researches related to the subject, there are gaps that motivate new research in what concerns the analysis of the quality of the tests and identification of the features of the metrics that can be inferred to measure and analyze the testability. Two empirical analyzes were performed. In the first analysis, the metrics were analyzed through the correlation of the CK metrics with the code line coverage, branch coverage or mutation score. The results of this analysis showed the importance of each metric within the context of testability. In the second analysis, a metric clustering proposal was made to try to identify groups of classes with similar features related to testability. In addition to the empirical analysis, a tool for the collection and analysis of CK metrics was developed and presented, with aim to contribute with new researches related to the proposal of this project. Despite the limitations of the analyzes, the results of this work showed the importance of each CK metric within the context of testability and provides developers and designers with a support tool and empirical data to better develop and design their systems with the aim of facilitate the activity of software testing

Submitted by PPG Ci?ncia da Computa??o (ppgcc@pucrs.br) on 2018-06-15T14:23:09Z No. of bitstreams: 1 LEONARDO REZENDE JURACY_DIS.pdf: 2268947 bytes, checksum: bedc63f7c14296e039a798403cdeec80 (MD5) / Approved for entry into archive by Sheila Dias (sheila.dias@pucrs.br) on 2018-06-26T12:27:11Z (GMT) No. of bitstreams: 1 LEONARDO REZENDE JURACY_DIS.pdf: 2268947 bytes, checksum: bedc63f7c14296e039a798403cdeec80 (MD5) / Made available in DSpace on 2018-06-26T12:45:06Z (GMT). No. of bitstreams: 1 LEONARDO REZENDE JURACY_DIS.pdf: 2268947 bytes, checksum: bedc63f7c14296e039a798403cdeec80 (MD5) Previous issue date: 2018-03-21 / Atualmente, a abordagem s?ncrona ? a mais utilizada em projeto de circuitos integrados por ser altamente automatizado pelas ferramentas comerciais e por incorporar margens de tempo para garantir o funcionamento correto nos piores cen?rios de varia??es de processo e ambiente, limitando otimiza??es no per?odo do rel?gio e aumentando o consumo de pot?ncia. Por um lado, circuitos ass?ncronos apresentam algumas vantagens em potencial quando comparados com os circuitos s?ncronos, como menor consumo de pot?ncia e maior vaz?o de dados, mas tamb?m podem sofrer com varia??es de processo e ambiente. Por outro lado, circuitos resilientes s?o uma alternativa para manter o circuito funcionando na presen?a de efeitos de varia??o. Sendo assim, foi proposto o circuito Blade que combina as vantagens de circuitos ass?ncronos com circuitos resilientes. Blade utiliza latches em sua implementa??o e mant?m seu desempenho em cen?rios de caso m?dio. Independentemente do estilo de projeto (s?ncrono ou ass?ncrono), durante o processo de fabrica??o de circuitos integrados, algumas imperfei??es podem acontecer, causando defeitos que reduzem o rendimento de fabrica??o. Circuitos defeituosos podem apresentar um comportamento falho, gerando uma sa?da diferente da esperada, devendo ser identificados antes de sua comercializa??o. Metodologias de teste podem ajudar na identifica??o e diagn?stico desse comportamento falho. Projeto visando testabilidade (do ingl?s, Design for Testability - DfT) aumenta a testabilidade do circuito adicionando um grau de controlabilidade e observabilidade atrav?s de diferentes t?cnicas. Scan ? uma t?cnica de DfT que fornece para um equipamento de teste externo acesso aos elementos de mem?ria internos do circuito, permitindo inser??o de padr?es de teste e compara??o da resposta. O objetivo deste trabalho ? propor uma abordagem de DfT estrutural, completamente autom?tica e integrada com as ferramentas comerciais de projeto de circuitos, incluindo uma s?rie de m?todos para lidar com os desafios relacionados ao teste de circuitos ass?ncronos e resilientes, com foco no Blade. O fluxo de DfT proposto ? avaliado usando um m?dulo criptogr?fico e um microprocessador. Os resultados obtidos para o m?dulo criptogr?fico mostram uma cobertura de falha de 98,17% para falhas do tipo stuck-at e 89,37% para falhas do tipo path-delay, com um acr?scimo de ?rea de 112,16%. Os resultados obtidos para o microprocessador mostram uma cobertura de 96,04% para falhas do tipo stuck-at e 99,00% para falhas do tipo path-delay, com um acr?scimo de ?rea de 50,57%. / Nowadays, the synchronous circuits design approach is the most used design method since it is highly automated by commercial computer-aided design (CAD) tools. Synchronous designs incorporate timing margins to ensure the correct behavior under the worstcase scenario of process and environmental variations, limiting its clock period optimization and increasing power consumption. On one hand, asynchronous designs present some potential advantages when compared to synchronous ones, such as less power consumption and more data throughput, but they may also suffer with the process and environmental variations. On the other hand, resilient circuits techniques are an alternative to keep the design working in presence of effects of variability. Thus, Blade template has been proposed, combining the advantages of both asynchronous and resilient circuits. The Blade template employs latches in its implementation and supports average-case circuit performance. Independently of the design style (synchronous or asynchronous), during the fabrication process of integrated circuits, some imperfections can occur, causing defects that reduce the fabrication yield. These defective ICs can present a faulty behavior, which produces an output different from the expected, and it must be identified before the circuit commercialization. Test methodologies help to find and diagnose this faulty behavior. Design for Testability (DfT) increases circuit testability by adding a degree of controllability and observability through different test techniques. Scan design is a DfT technique that provides for an external test equipment the access to the internal memory elements of a circuit, allowing test pattern insertion and response comparison. The goal of this work is to propose a fully integrated and automated structural DfT approach using commercial EDA tools and to propose a series of design methods to address the challenges related to testing asynchronous and resilient designs, with focus on Blade template. The proposed DfT flow is evaluated with a criptocore module and a microprocessor. The obtained results for the criptocore module show a fault coverage of 98.17% for stuck-at fault model and 89.37% for path-delay fault model, with an area overhead of 112.16%. The obtained results for the microprocessor show a fault coverage of 96.04% for stuck-at fault model and 99.00% for path-delay fault model, with an area overhead of 50.57%.