Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2012-10-26T10:27:53Z (GMT). No. of bitstreams: 1 310138.pdf: 1541325 bytes, checksum: 2c92c71eb34bfe398345a46dd67fca21 (MD5) / Esta dissertação está centrada em amplificadores de baixo ruído (LNAs) e pode ser dividida em três partes. Na primeira parte é feita uma introdução de LNAs em tecnologia CMOS que é seguida por um levantamento do estado da arte desses amplificadores. Na segunda parte deste trabalho é feita uma revisão sobre figura de ruído cuja definição é válida para um sistema, circuito ou dispositivo. Após essa revisão apresenta-se uma análise da figura de ruído em quadripolos em que são derivadas equações usadas em projetos de LNAs, mostra-se também o método Y usado para caracterização da figura de ruído de um quadripolo qualquer. Após esse estudo finaliza-se a segunda parte da dissertação com um estudo de caso sobre medidas on-chip usando um transistor. Na última parte da dissertação apresenta-se o LNA em um sistema de recepção de sinais, logo em seguida são mostradas duas configurações básicas para amplificadores: a configuração do transistor de entrada configurado em fonte comum e outra com configuração em porta comum. Dessa forma, a fim de introduzir o leitor no projeto de LNAs, são derivados os parâmetros básicos de desempenho desses amplificadores para cada configuração do transistor de entrada mostrada. Após essa etapa, com intuito de validar os conceitos aprendidos, são projetados três LNAs com comprimento de canal de 0,18 mm e com especificações distintas. Um LNA possui restrição de tensão, outro tem restrição de consumo e o último amplificador é projetado especialmente para operar em um receptor ZigBee . São apresentados também os resultados experimentais dos LNAs com restrição de tensão e consumo. / This dissertation is centered in low noise amplifiers (LNAs) and it can be divided in three parts. In the first part it is made an introduction of LNAs in a CMOS technology and it is followed by a study of the state-of-art of these amplifiers. In the second part of this work it is done a review on noise figure whose definition is valid for a system, circuit or device. After this review it is presented a noise figure analysis in fourpoles which the derived equations are used in LNA#s design, it is also shown the Y-factor method for noise figure extraction of any fourpole. Thereafter the second part is finished with a case of study about on chip measurements using a transistor. In the last part of the dissertation it is presented a LNA placed in a signal receiver system, then it is shown two amplifiers basic configurations: a configuration using the input transistor in common source and a second one using it in a common gate configuration. Thereby, with means to introduce the reader on LNA's design, the basic parameters of performance of these amplifiers are derived for each shown configuration of the input transistor. Hereafter, with means to validate the learned concepts, it is designed three LNAs with channel length of 0,18mm and with different specifications. One LNA has voltage restrictions, another has a power consumption restriction and the last amplifier is designed specially to operate in a ZigBee receiver. It is also presented the voltage and power restricted LNA's experimental results.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-21T13:56:28Z (GMT). No. of bitstreams: 1 201286.pdf: 1420165 bytes, checksum: 46ed96b13fa3a3cff342fb9b5cf171c6 (MD5) / Esta dissertação apresenta um trabalho na área de circuitos analógicos CMOS para baixa tensão. As principais contribuições deste trabalho são uma estratégia de polarização de estágios cascode para qualquer nível de inversão e uma nova estrutura de amplificador classe AB. O enfoque deste trabalho é o projeto de amplificadores operacionais (ampops)para utilização na tecnologia MOSFET chaveado (SM) operando com baixa tensão de alimentação (menor que 1,5V). O texto apresenta uma rápida introdução nas técnicas de circuitos amostrados. Em seguida, são apresentadas diferentes formas de implementar amplificadores classe AB de um e de dois estágios mostrando as vantagens e desvantagens. Na seqüência, são discutidas técnicas de polarização de estruturas cascode operando com baixa tensão de alimentação. É proposta uma técnica de polarização para diferentes níveis de inversão. Finalmente, uma nova estrutura de amplificador classe AB é implementada empregando circuito seletor de corrente mínima. Os resultados simulados e experimentais são apresentados para validar ambos, a técnica de polarização para estruturas cascode e o amplificador classe AB.

Made available in DSpace on 2016-02-05T18:29:43Z (GMT). No. of bitstreams: 0 Previous issue date: 2015-08-25. Added 1 bitstream(s) on 2016-02-05T18:33:44Z : No. of bitstreams: 1 000857565.pdf: 1726285 bytes, checksum: acf252e5a46ceced5c2b1b64ccd59cc7 (MD5) / Neste projeto é desenvolvido um modelo de linha de transmissão trifásica em que possa ser incluído o efeito corona. O modelo será desenvolvido diretamente no domínio do tempo e o mesmo baseia-se na hipótese de que um pequeno segmento de linha trifásica pode ser representado por um circuito constituído por elementos discretos (resistências, indutâncias, capacitâncias e condutâncias). A inserção do efeito corona no modelo da linha será feito com base nos modelos de Gary e de Skilling-Umoto que, até o presente momento, é utilizado para inserir o efeito corona em modelos de linhas de transmissão monofásicas. O modelo a ser desenvolvido poderá ser utilizado para representar linhas trifásicas genéricas, independentemente da geometria da mesma, em simulações de transitórios eletromagnéticos que podem ocorrer em sistemas de energia elétrica. A grande contribuição que resultará do desenvolvimento deste projeto será a disponibilização de um modelo de linha mais completo que os modelos disponíveis atualmente, pois o modelo proposto poderá ser aplicado em qualquer linha trifásica, independentemente da geometria da mesma, e levará em conta o efeito corona (que é responsável por distorções nas formas de ondas de correntes e tensões que se propagam ao longo da linha durante a ocorrência de distúrbios). Um modelo de linha mais precisa que prevê tais distorções, poderá ser útil na análise do sistema de proteção, permitindo um ajuste mais preciso e aumentando a confiabilidade do sistema de energia elétrica / In this project will be developed a model for three-phase transmission line that may be included in the corona effect. The model will be developed directly in the time domain and the same is based on the hypothesis that a short segment of three phase line can be represented by a circuit constituted by discrete elements (resistance, inductance, capacitance, and conductance). The insertion of the corona effect in the line model will be based on Gary and Skilling-Umoto models that, until the present time, is used to insert the corona effect in models of transmission lines monophasic. The model to be developed can be utilized to represent generic three-phase lines, regardless of the line geometry, in electromagnetic transient simulations that can occur in electrical power systems. The great contribution that will result from the development of this project will be the making available of a model line more complete than the currently available models, since the proposed model can be applied to any three-phase line, regardless of the geometry of the line, and will take into consideration the corona effect (which is responsible for distortions in the waveforms of voltages and currents that propagate along the line during the occurrence of disturbance). A more accurate model line that provides for such distortions may be useful in the analysis of the protection system, allowing for a more precise fit and increasing the reliability of the electric power system

Orientador : Prof. Dr. Oscar da Costa Gouveia Filho / Dissertação (mestrado) - Universidade Federal do Paraná, Setor de Tecnologia, Programa de Pós-Graduação em Engenharia Elétrica. Defesa: Curitiba, 24/08/2016 / Inclui referências : f. 59-61 / Resumo: Neste trabalho, foi desenvolvido um metodo de analise de ruido de fase de osciladores MOS baseado no grau de inversao dos transistores, com o objetivo de demonstrar como o nivel de inversao do transistor influencia o resultado do ruido de fase em um oscilador. Foi apresentado o modelo do transistor MOS baseado no conceito do nivel de inversao de operacao do transistor e o uso deste conceito para definir o ruido termico e o ruido 1/.. do dispositivo. Em relacao ao modelo de ruido de fase utilizado, a teoria esta fundamentada na identificacao da funcao de sensibilidade ao impulso . ISF do oscilador a ser analisado e do ruido estacionario ou ciclo-estacionario gerado pela fonte de ruido do circuito. Neste caso, para ser evidenciada a contribuicao do ruido do transistor MOS no ruido de fase do circuito, foram analisados transistores operando em niveis de inversao moderada e forte. Foi utilizada a topologia de oscilador Colpitts de Sinal de Excursao Melhorada (ESCO), como circuito base para o desenvolvimento de um metodo de analise do ruido de fase. O projeto dos ESCOs foi desde a etapa de calculo e simulacao ate fabricacao e medicao. O desempenho referente ao ruido de fase foi comparado com os resultados calculados pelo modelo proposto, os resultados obtidos por simulacao e os medidos. A partir dos resultados obtidos, foi constatado que osciladores projetados com transistores operando em nivel de inversao maior apresentaram melhor ruido de fase. Palavras chave: Transistor MOS; Ruido 1/..; Oscilador Colpitts; ISF; Ruido de fase. / Abstract: In this study, a method of oscillator phase noise analysis based on transistor MOS inversion level was developed, in order to demonstrate how the transistor inversion level influences the result of phase noise in an oscillator. It was presented MOS transistor model based on the concept of transistor operation inversion level and use of this concept to define thermal and 1/?? noise of the device. In relation to the used phase noise model, the theory is based on the identification of the oscillator impulse sensitivity function - ISF to be analyzed and the stationary noise or cyclo-stationary generated by circuit noise source. In this case, to be evidenced MOS transistor noise contribution to the phase noise of the circuit, transistors operating at moderate and strong inversion levels were analyzed. It was used Enhanced Swing Colpitts Oscillator (ESCO) topology, as a base circuit to develop a method of analysis of the phase noise. The design of ESCO was from the calculation step and simulation to manufacturing and measurement. The performance related to the phase noise was compared with the results calculated by the proposed model, the results obtained by simulation and measurement. From the results, it was verified oscillators designed with transistors operating at higher inversion level showed better phase noise. Keywords: MOS Transistor; 1/?? Noise; Oscillator Colpitts; ISF; Phase noise.

Este trabalho apresenta um estudo sobre a degradação de parâmetros elétricos de transistores CMOS tecnologia 0,35 μm, fabricados com o processo AMS C35B4, devido aos efeitos de dose total ionizante. Os efeitos de dose total são resultado do acúmulo de cargas em estruturas dielétricas de dispositivos semicondutores; em transistores MOS, este acúmulo de carga afeta parâmetros elétricos como a tensão de limiar, subthreshold swing, ruído 1/f, corrente de fuga e mobilidade efetiva dos portadores de carga. Com o objetivo de mensurar o impacto dos efeitos de dose total em transistores CMOS 0,35 μm, foi realizado um ensaio de irradiação, submetendo-se transistores de uma tecnologia comercial à radiação ionizante e realizando a caracterização destes dispositivos para diferentes doses totais acumuladas. Os resultados obtidos indicam a degradação dos transistores devido aos efeitos de dose total, bem como apontam a influência da polarização dos dispositivos durante o ensaio de irradiação nesta degradação. Estes resultados podem ser utilizados para, através de simulação elétrica de circuitos, estimar a tolerância à dose total de uma determinada topologia de circuito ou sistema. / This work presents a study on the degradation of electrical parameters of 0,35 μm CMOS transistors, fabricated with an AMS C35B4 process, due to total ionizing dose (TID) effects. The TID effects are the result of the trapping of charges in dielectric structures of semiconductor devices; in MOS transistors, this charge trapping affects electrical parameters such as threshold voltage, subthreshold swing, 1/f noise, leakage current and carrier effective mobility. In order to measure the impact of TID effects on electrical parameters of 0,35μm CMOS transistors, an irradiation test was performed, exposing transistors from a commercial technology to ionizing radiation and characterizing these devices under different total doses. The results obtained in this work indicate transistor degradation due to TID effects, as well as the impact of device polarization during the irradiation test on transistor degradation. These results may be used, through electrical simulation of circuits, to estimate the impact of TID effects on the operation of a circuit or system.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2013. / Submitted by Ana Cristina Barbosa da Silva (annabds@hotmail.com) on 2014-10-31T15:36:45Z No. of bitstreams: 1 2014_AlexYuzoMoroguma.pdf: 1600794 bytes, checksum: ab86f2dd5113052e628c14e73aca6d39 (MD5) / Approved for entry into archive by Patrícia Nunes da Silva(patricia@bce.unb.br) on 2014-11-19T10:54:29Z (GMT) No. of bitstreams: 1 2014_AlexYuzoMoroguma.pdf: 1600794 bytes, checksum: ab86f2dd5113052e628c14e73aca6d39 (MD5) / Made available in DSpace on 2014-11-19T10:54:29Z (GMT). No. of bitstreams: 1 2014_AlexYuzoMoroguma.pdf: 1600794 bytes, checksum: ab86f2dd5113052e628c14e73aca6d39 (MD5) / Neste projeto foram desenvolvidos e simulados circuitos `a base de nano tubos de carbono(CNT) de efeito de campo (FET). Esses circuitos tiveram como propósito analisar a viabilidade da substituição da tecnologia CMOS pela tecnologia CNTFET para o padrão Bluetooth em 2,4 GHz . As simulações dos circuitos foram realizadas com um modelo compacto para CNTFETs, denominado TCAM. Os elementos passivos dos circuitos foram selecionados da biblioteca da tecnologia CMOS 0,35 μm. A plataforma profissional Cadence, que possui um módulo destinado a simulações chamado de Spectre, foi utilizada para o projeto e para a simulação dos circuitos.Para a realização desse estudo, foram projetados os principais componentes/blocos do padrão Bluetooth: o amplificador fonte comum, o oscilador LC tanque e o misturador Célula de Gilbert. Para cada circuito projetado, os seguintes parâmetros característicos do CNTFET foram analisados: i) densidade de tubos, ii) número de dedos em paralelo,iii) porcentagem de nano tubos metálicos e iv) largura da porta. O impacto da presença de nano tubos metálicos no canal dos CNTFETs, que degrada o sinal e limita o uso dessa tecnologia no desempenho de circuitos analógicos, foi estudado com maior detalhe. Pode-se concluir que a complexidade do circuito está diretamente relacionada à tolerância a presença de nano tubos metálicos.A influência do layout do CNTFET multi-tubos e multi-dedos na performance do circuito pode ser demonstrada mais claramente pelo amplificador fonte comum. A largura da porta altera o número de tubos paralelos que conectam a fonte com o dreno e portanto, muda o ponto de operação DC. O aumento do número de dedos do transistor e benéfico para desempenho AC em altas freqüências, pois a impedância da porta é reduzida. Os parâmetros do layout e da tecnologia precisam ser selecionados com cuidado para o sucesso de projetos de circuitos mais complexos. A parte ativa do oscilador investigada gera uma resistência negativa, na qual e essencial para manter um sinal não atenuado. O número de dedos do transistor mostrou ser o parâmetro essencial para obter a magnitude requerida da resistência negativa. Para o projeto do misturado, todos os parâmetros tiveram que ser otimizados para atingir o ganho necessário para funcionamento. Depois da otimização dos parâmetros, todos os componentes Bluetooth aqui investigados puderam ser projetados com sucesso empregando a plataforma da tecnologia CNTFET. No entanto, os circuitos complexos requerem uma tecnologia CNTFET quase-ideal e não disponível atualmente. Uma possível solução a este problema seria odesing de novas arquiteturas dos circuitos. _______________________________________________________________________________________ ABSTRACT / This project presents the development and simulation of integrated circuits based oncarbon nanotube (CNT) field-effect transistors (FETs). These circuits were aimed toanalyze the feasibility of replacing CMOS by CNTFET technology for devices fulfillingthe Bluetooth standard at 2.4 GHz. The circuit simulations were performed witha compact model for CNTFETs, called TCAM. The passive circuit elements wereselected from the CMOS 0.35 μm library. The professional platform Cadence, whichhas a simulation module called Spectre, was used for circuit design and simulation.To perform this study, we designed some Bluetooth standard main components/blocks:a common-source amplifier, an LC tank oscillator and a Gilbert cell mixer. For eachdesigned circuit, the following CNTFET parameters were analyzed: density of tubes,number of fingers in parallel, the percentage of metallic nanotubes and gate width. Itcan be concluded that the complexity of the circuit is directly related to the toleranceto the presence of metallic nanotubes.The influence of the layout of a multi-tube multi-finger CNTFET on circuit performancecould be most clearly demonstrated for the common-source amplifier. The gatewidth alters the number of parallel tubes connecting source and drain and thereforeshifts the DC bias point. An increasing number of transistor fingers is beneficial forthe high frequency AC performance since the gate impedance is reduced.The layout and technology parameters had to be chosen with care for the successfuldesign of more complex circuits. The active part of the investigated oscillator createsa negative resistance which is essential for maintaining a non-attenuated signal. Thenumber of transistor fingers proved to be the essential parameter to obtain the requiredmagnitude of the negative resistance. For the mixer design all parameters had to beoptimised to achieve the necessary gain.After parameter optimisation, all Bluetooth components investigated here could be designed successfully employing a CNTFET technology platform. However, complexcircuits require a quasi-ideal CNTFET technology not available today. A possibleresort would be the invention of new system architectures.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2006. / Submitted by Thaíza da Silva Santos (thaiza28@hotmail.com) on 2011-02-12T14:29:07Z No. of bitstreams: 1 2006_HelenCarvalhoCarmo.pdf: 2895894 bytes, checksum: ae5d45114411d242b5229f010e0f939d (MD5) / Approved for entry into archive by Daniel Ribeiro(daniel@bce.unb.br) on 2011-02-15T22:16:15Z (GMT) No. of bitstreams: 1 2006_HelenCarvalhoCarmo.pdf: 2895894 bytes, checksum: ae5d45114411d242b5229f010e0f939d (MD5) / Made available in DSpace on 2011-02-15T22:16:15Z (GMT). No. of bitstreams: 1 2006_HelenCarvalhoCarmo.pdf: 2895894 bytes, checksum: ae5d45114411d242b5229f010e0f939d (MD5) / Neste estudo realizou-se, pela primeira vez, o projeto de uma memória associativa estocástica, através da conexão de blocos de circuitos com funções específicas utilizando somente transistores mono-elétron. A viabilidade da conexão de blocos, integrando sistemas é demonstrada apresentando uma metodologia de projeto para a realização de sistemas nanoeletrônicos, utilizando o conceito hierárquico na composição dos circuitos. A funcionalidade do sistema formado pela memória associativa foi verificada a partir de simulações parciais e integrais do sistema, com ferramenta CAD profissional . _________________________________________________________________________________ ABSTRACT / In this study the design of an stochastic associative memory, based upon single-electron transistors, was, for the first time, carried out. An hierarchical design methodology, suitable for single-electron circuit conception was also devised in this work. The associative memory circuit design’s performance was validated using professional electrical simulators.

Este trabalho apresenta um estudo sobre a degradação de parâmetros elétricos de transistores CMOS tecnologia 0,35 μm, fabricados com o processo AMS C35B4, devido aos efeitos de dose total ionizante. Os efeitos de dose total são resultado do acúmulo de cargas em estruturas dielétricas de dispositivos semicondutores; em transistores MOS, este acúmulo de carga afeta parâmetros elétricos como a tensão de limiar, subthreshold swing, ruído 1/f, corrente de fuga e mobilidade efetiva dos portadores de carga. Com o objetivo de mensurar o impacto dos efeitos de dose total em transistores CMOS 0,35 μm, foi realizado um ensaio de irradiação, submetendo-se transistores de uma tecnologia comercial à radiação ionizante e realizando a caracterização destes dispositivos para diferentes doses totais acumuladas. Os resultados obtidos indicam a degradação dos transistores devido aos efeitos de dose total, bem como apontam a influência da polarização dos dispositivos durante o ensaio de irradiação nesta degradação. Estes resultados podem ser utilizados para, através de simulação elétrica de circuitos, estimar a tolerância à dose total de uma determinada topologia de circuito ou sistema. / This work presents a study on the degradation of electrical parameters of 0,35 μm CMOS transistors, fabricated with an AMS C35B4 process, due to total ionizing dose (TID) effects. The TID effects are the result of the trapping of charges in dielectric structures of semiconductor devices; in MOS transistors, this charge trapping affects electrical parameters such as threshold voltage, subthreshold swing, 1/f noise, leakage current and carrier effective mobility. In order to measure the impact of TID effects on electrical parameters of 0,35μm CMOS transistors, an irradiation test was performed, exposing transistors from a commercial technology to ionizing radiation and characterizing these devices under different total doses. The results obtained in this work indicate transistor degradation due to TID effects, as well as the impact of device polarization during the irradiation test on transistor degradation. These results may be used, through electrical simulation of circuits, to estimate the impact of TID effects on the operation of a circuit or system.

Orientador: Furio Damiani / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T11:08:38Z (GMT). No. of bitstreams: 1 Badan_TomasAntonioCosta_M.pdf: 3468204 bytes, checksum: b296ac27d36293d4db46ded926463198 (MD5) Previous issue date: 1996 / Resumo: Este trabalho é uma contribuição ao desenvolvimento de transistores MESFETs em arseneto de gálio para uso em Circuito Integrados (CIs) de alta velocidade. Inicialmente são descritos processos de fabricação em arseneto de gálio: a obtenção de substratos monocristalinos, a implantação iônica, o recozimento para ativar os dopantes, a realização de contatos. É desenvolvido o modelo matemático que rege sua física do estado sólido, usado pelo programa PRISM. Os resultados obtidos com o programa de simulação de processos SUPREM-IV.GS foram fornecidos ao programa PRISM, que efetua uma análise do comportamento elétrico do MESFETs fabricados; esse procedimento foi realizado de forma iterativa, até serem obtidos parâmetros apropriados para a fabricação de transistores de enriquecimento e de depleção para CIs digitais / Abstract: This work is a contribution to the development of GaAs MESFETs transistors to use in high speed integrated circuits (CIs). Initially are described the GaAs manufacture processes: monocrystal substrate fabrication, ion implantation, thermal annealing to activate the implanted impurities, contact fabrications. It is developed the mathematical mo deI of the solid state physics used by the PRISM programo The results were first obtained with the SUPREM-IV.GS program that simulate the process and then passed to PRISM program that analyses the electrical behavior of MESFET devices; that procedure was done in an iterative way until the achievement of suitable parameters to the manufacture of both depletions and enhancement transistors to use in digital CIs / Mestrado / Mestre em Engenharia Elétrica

Orientadores: Wilmar Bueno de Moraes, Frank Herman Behrens, Maria Ines Silva de Castro Simas / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-26T23:23:00Z (GMT). No. of bitstreams: 1 Finco_Saulo_D.pdf: 12407690 bytes, checksum: e3deff1e33f83f618f702ad2070474b0 (MD5) Previous issue date: 2000 / Resumo: Este trabalho está relacionado com importantes progressos no projeto de Circuitos Integrados Inteligentes de Potência usando agregados, fundamentados em uma única célula básica contendo transistores NMOS. Tais agregados estão associados de forma matricial adequada para implementar funções genéricas requeri das pelos circuitos de controle de potência. Esta técnica permite o projeto de novos CIs semidedicados de baixo custo, proporcionando uma nova estratégia de configuração de ICs que permite uma fácil implementação industrial em direção à integração Inteligente de Potência utilizando tecnologias CMOS convencionais digita1/analógica, sem nenhuma etapa adicional de processo. A mesma técnica pode também ser aplicada a tecnologias complexas e sofisticadas dedicadas à integração de Circuitos Inteligentes de Potência (Smart Power Technologies), para a prototipagem rápida ou produção em escala industrial destes circuitos. No cenário mundial, um grande esforço têm sido realizados para compatibilizar a integração inteligente de potência com processos CMOS convencionais de baixo custo. Os resultados apresentados comprovam a potencialidade da técnica desenvolvida neste trabalho em muitos nichos de aplicação / Abstract: This work is related to important improvements in Smart Power design using arrays based on a unique NMOS cell type. These arrays are arranged in matrices that can implement generic functions required by power control blocks, thus enabling low cost semicustom designs. This new IC configuration strategy has an easy industrial implementation towards Smart Power using standard digita1/analog CMOS technologies, without any additional processing steps. The same method can also be applied to sophisticated Smart Power technologies, for fast prototyping or even for industrial production. A huge worldwide effort is being carried out to find solutions that may render Smart Power circuits compatible with low cost CMOS technologies. The results show potentialities of these techniques for many niche of applications / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica