Thèse doctorat : Génie Electrique : Villeurbanne, INSA : 2003. / Titre provenant de l'écran-titre. Bibliogr. en fin de chaque chapitre.

Thèse de doctorat : Dispositifs de l'Electronique Intégrée : Villeurbanne, INSA : 2001. / Titre provenant de l'écran-titre. Bibliogr. p. 173-193.

Thèse de doctorat : Microélectronique : Strasbourg 1 : 2007. / Titre provenant de l'écran-titre. Notes bibliogr.

Reproduction de : Thèse de doctorat : Microondes et microtechnologies : Lille 1 : 2005. / N° d'ordre (Lille 1) : 3704. Résumé en français et en anglais. Titre provenant de la page de titre du document numérisé. Bibliogr. à la suite de chaque chapitre. Liste des publications.

Thèse de doctorat : Électronique : Lille 1 : 2006. / N° d'ordre (Lille 1) : 3850. Résumé en français et en anglais. Titre provenant de la page de titre du document numérisé. Bibliogr. à la suite de chaque chapitre. Liste des publications et communications.

Reproduction de : Thèse de doctorat : Microondes et Microtechnologies : Lille 1 : 2004. / N° d'ordre (Lille 1) : 3536. Résumé en français et en anglais. Titre provenant de la page de titre du document numérisé. Bibliogr. à la suite des chapitres. Liste des publications.

Metal-oxide-semiconductor field-effect transistors (MOSFETs) are major devices inintegrated circuit, extensively used in various electronic products. In order to improve the electrical characteristics, scaling channel width and length, using high-£e gate dielectric insulator, and strained silicon may be utilized to increase the driving current and circuit speed. Nevertheless, the scaling of the channel width and length must overcome the limitation of the photolithographytechnology and cost. Once the method is employed, the MOSFETs will face a serious short-channel effect and gate leakage current. In the aspect of high-£e gate dielectric insulator, there still have problems, containing the trap states, phonon scattering, dipole-induced threshold voltage variation, needed to be solved. This dissertation focuses on the properties of MOSFETs experienced an external-mechanical strain, where the channel will be strained. Hence, the mobility, driving current, and circuit speed will increase. Our research can be divided into three topics: fabricating process-induced strained Si, external mechanical stress-induced strained Si, and the properties of strained Si MOSFETs at different temperatures. Except the electrical measurement, we also used the ISE-TCAD to simulate the electrical characteristic of MOSFETs under stress. Firstly, we apply the stress on n-MOSFETs by utilizing the nitride-capping layer. Once the lattice is strained, the mobility will increase, hence resulting in the operating speed. Secondly, the electrical characteristics under external stress is explored by introduced the external mechanical stress along the channel length of nMOSFETs. In addition to the fabricating process-induced strain, the fabricating process condition will also influence the device characteristics. As a result, we propose a new strain technology for our following research. Thirdly, the device performance of strained Si under different temperatures is investigated. Finally, we discuss the gate leakage current in strained Si depending on the ultra-thin gate oxide layer.

Ces travaux sont consacrés à l'étude de la dégradation des transistors MOSFETs de la génération 130nm-2nm, soumis aux injections de porteurs énergétiques générés par les champs électriques élevés. D'une manière générale, les conséquences de ces mécanismes de dégradation se retrouvent dans une dérive temporelle significative des paramètres électriques représentatifs des performances des transistors. Ces dérives sont liées au piégeage de charges dans l'oxyde et à la génération d'états électroniques à l'interface Oxyde-Silicium (SiO2-Si).<br />Cette étude présente dans un premier lieu le principe de fonctionnement de la structure MOS et l'influence de la présence d'états d'interface et de charges dans l'oxyde. Les effets dits parasites, liés à la miniaturisation des géométries, ainsi que les méthodes qui permettent de les caractériser sont présentées. Par la suite nous exposons les moyens expérimentaux qui permettent de mettre en évidence les dégradations et d'en distinguer la nature et la localisation. Ces techniques sont de type courant tension, ou par pompages de charges, et ont été adaptées et paramétrées pour répondre au spécificité de ces dispositifs à oxydes de Grille ultraminces. Ces dispositifs, ainsi que d'autres échantillons, représentatifs de technologies plus anciennes (500nm-12nm), ont été soumis à des stress statiques. Nous avons ainsi pu mettre en évidence l'évolution des pires cas de dégradation, mais également des mécanismes de dégradation et donc du type de défauts induits, à l'aide des techniques présentées. Enfin nous décrivons les méthodes d'extrapolation basée sur l'expression des courants de porteurs chauds dans la structure. Ces modèles ne tiennent pas compte des courants tunnels directs imposés par la finesse des oxydes (2nm), qui s'avèrent fortement dégradant dans le PMOS. Nous proposons un modèle simple qui permet de séparer les quantités de porteurs chauds d'une part, et de porteurs injectés en mode tunnel d'autre part.

Reproduction de : Thèse de doctorat : Microondes et microtechnologies : Lille 1 : 2004. / N° d'ordre (Lille 1) : 3491. Résumé en français et en anglais. Titre provenant de la page de titre du document numérisé. Bibliogr. à la suite de chaque chapitre.

La technologie CMOS SOI (« Silicon On Insulator ») a déjà montré son intérêt pour les circuits numériques par rapport à la technologie CMOS sur substrat massif (« bulk »). Avec l'entrée des technologies CMOS dans l'ère des dimensions nanométriques, les transistors atteignent des fréquences de coupures élevées, ouvrant la voie aux applications hyperfréquences et de ce fait à l'intégration sur la même puce des circuits numériques, analogiques et hyperfréquences. Cependant, la piètre qualité des éléments passifs reste le principal verrou des technologies CMOS pour y parvenir.<br />Les travaux effectués lors de cette thèse portaient sur l'étude des aptitudes de la technologie CMOS SOI 130 nm de ST-Microelectronics pour des applications hyperfréquences au-delà de 20 GHz. Ils consistaient plus précisément à concevoir des circuits de démonstration pouvant entrer dans la composition d'une chaîne d'émission/réception. Trois amplificateurs distribués en bande K ont d'abord été conçus et mesurés. Malgré des pertes élevées dans les lignes de transmission limitant ainsi la bande passante et le gain, les performances mesurées montrent l'intérêt de cette technologie pour les hyperfréquences. Ensuite, une nouvelle série de démonstrateurs – amplificateurs distribués, amplificateurs faible bruit et mélangeurs actifs – a été conçue en employant des lignes à plus faibles pertes que celles utilisées précédemment. Les résultats de simulation montrent que le produit gain-bande des amplificateurs distribués a doublé en conservant la même architecture. Les simulations des amplificateurs faible bruit et des mélangeurs actifs montrent des performances à l'état de l'art en CMOS.