Devido ao grande avanço no desenvolvimento de hardware e em tecnologias de redes de alta velocidade, além da necessidade de aplicações que demandam cada vez mais poder de processamento em contextos de uso colaborativos, surge a necessidade de aplicações que aproveitem ao máximo o que as novas tecnologias de hardware e rede têm a oferecer. É neste contexto o Grid Computacional emerge como uma tecnologia inovadora no sentido de permitir a criação de aplicações distribuídas envolvendo uma ampla gama de recursos. A demanda de pesquisa nesta área ainda é grande, principalmente em algumas áreas da computação distribuída como a disseminação e recuperação de dado e informações. Esse trabalho é focado nessa necessidade e propões a utilização de alguns protocolos do padrão da indústria Universal Plug and Play de conectividade entre dispositivos inteligentes para a implementação de Grid Computacional através de alguns cenários típicos de aplicações em Grid. Esses protocolos podem ser muito úteis na construção de serviços do middleware do grid computacional relativos à disseminação e recuperação de dados e informações.

Cada vez mais, questionam-se os métodos formais de ensino e pergunta-se como o aprendiz poderia obter conhecimento de forma mais eficaz, eficiente e agradável, desenvolvendo certa autonomia para aplicar conhecimentos teóricos em soluções de problemas. Outro aspecto a ser observado é a utilização de recursos presentes na Internet, que pode favorecer a Educação formal, colaborando para ocorrer uma boa aprendizagem. Isto vem ao encontro dos sistemas de tutoria inteligente apoiados por Web Semântica. No entanto, a maioria desses sistemas não possui uma arquitetura formal englobando todos os seus módulos, o uso de Ontologia é focado na descrição de objetos de aprendizagem, a interoperabilidade entre os componentes do sistema é um tanto obscura e, em geral, não existe um modelo pedagógico que gerencie o processo de aprendizagem no sistema. Dessa forma, foram investigadas as mais recentes inovações tecnológicas para representar um sistema tutor inteligente apoiado por fundamentos de Web Semântica. O uso dessa abordagem pode fornecer uma clara separação de interesses de cada módulo do sistema, uma vez que cada componente pode ser representado por uma ontologia própria. A partir do momento em que cada componente do sistema tutor inteligente tem suas funções claramente definidas, abre-se o caminho para que a interoperabilidade entre esses componentes seja mostrada de forma explícita. A Aprendizagem Baseada em Problema foi considerada como modelo pedagógico, que é alvo de grande interesse dos educadores. Nesse trabalho, ainda, o real ganho de aprendizagem com a utilização de um sistema como esse foi vislumbrado, através de experimentos, junto a grupos de aprendizes.

Atualmente, existem disponíveis processadores embarcados de diferentes procedências e tecnologias, incorporando em suas arquiteturas, memória cache e pipeline, além de otimizações por compilador. As alternativas incluem desde microcontroladores de 8 bits até processadores de 16 e 32 bits que custam entre uma faixa de preço de até 10 dólares. Nesse contexto, a grande variedade de soluções em nível de arquitetura torna relevante a identificação de métodos apropriados para medir o desempenho de um processador, tomando por base de comparação a CPU (Central Processing Unit) de um CLP (Controlador Lógico Programável). Este trabalho procura preencher essa lacuna e tem como objetivo principal a avaliação de processadores embarcados que possam ser utilizados em novos projetos de sistemas no campo da automação de processos industriais. Nesta tese, será introduzido o princípio de funcionamento do CLP, seguido de conceitos e métodos relativos à avaliação de desempenho em sistemas microprocessados. Será discutida a métrica apresentada pelos fabricantes de CLP para fornecer o desempenho das suas CPUs. A partir do estudo estatístico em programas ladder com aplicações reais, é definida uma workload padrão consistindo de um programa em linguagem ladder utilizado como fundamento na criação de um benchmark sintético para a avaliação do desempenho dos processadores em estudo. Finalmente, são apresentados os resultados para três processadores com arquiteturas diferenciadas e as razões que propiciaram o aumento de desempenho com relação ao processador utilizado na CPU do sistema tomado como referência comparativa.

Esta tese apresenta uma proposta de sistema de arquitetura com redundância de hardware do tipo ativa visando deixar o sistema com maior robustez à presença de falhas no sistema e aumentando a confiabilidade, tendo como foco aplicações em sistemas embarcados. São descritos os procedimentos e arquitetura, sendo efetuada uma implementação em bancada utilizando a proposta de arquitetura deste trabalho com o objetivo de fazer a validação de conceitos. Serão apresentados resultados teóricos e práticos que foram obtidos, onde foi observado o correto gerenciamento do sistema redundante. Os procedimentos adotados pelo sistema diante a inserção de falhas foram satisfatórios, sendo condizentes com os resultados teóricos esperados. Para tornar mais visível e compreensível as atividades nos sub-sistemas, será apresentada a modelagem utilizando redes de Petri, onde são modeladas inserções de falhas e procedimentos do gerenciamento da redundância.

This thesis presents a Graphic Processing Unit (GPU) implementation of the Livewire algorithm, instead of using traditional architectures, like the CPU. The GPU is a Single Instruction Multiple Data (SIMD) architecture. The algorithm is divided in three phases: Sobel or Laplacian filter convolution, image modeling as a grid graph and solving the non-negative weighted edges single source shortest path problem. In order to calculate the shortest path, a parallel approach is made through the development of an adapted version of the D-stepping algorithm for GPUs. Although originally designed for applications highly focused on rendering, GPGPU (General Purpose Computing on Graphic Processing Units) researchers have shown that the huge processing power available on GPUs as well as the recent advent of a programmable pipeline have made of them an attractive option for low cost high performance platforms. Even though the implementation has used CUDA API, several other approaches are analyzed, like the Cell processor, other graphic APIs and languages, such as Cg, OpenGL, RapidMind, and Brook. Results show that intense speedups are seen in image filtering algorithms. On the other hand, D-stepping algorithm was constrained from achieving higher performance than CPU implementation. This thesis makes available an open-source image segmentation GPU based application, which can be used as example for future GPU algorithm implementations at http://code.google.com/p/gpuwire/.

Será apresentada nesta tese uma discussão sobre os aspectos de implementação de um sistema tolerante a falhas, apresentando uma arquitetura de um votador voltado ao acionamento de sistemas mecânicos/mecatrônicos que se utiliza da velocidade computacional para o controle confiável de atuadores e variáveis, considerados lentos frente à velocidade de processamento. A arquitetura proposta empregará a técnica de abstenção para certos modos de falhas, ocasionando o aumento na confiabilidade geral do sistema.

Periféricos com interface ou barramento paralelo são impedidos de serem posicionados distantes do computador principal devido às limitações elétricas dos seus sinais. Este trabalho propõe uma arquitetura que permite ao computador acessar diretamente o periférico distante sem o auxílio de um processador remoto, com a criação de um dispositivo denominado DADB (Dispositivo de Acesso Direto a Barramento), que é capaz de gerar a temporização de acesso ao periférico localmente. Com base no estudo e identificação de padrões de comportamento de interfaces e barramentos paralelos de mercado, o dispositivo concebido possibilita configuração para funcionamento com periféricos distintos, podendo ser construído com tecnologia de dispositivos lógicos programáveis FPGA (Field-Programmable Gate Array) ou com ASIC (Application-Specific Integrated Circuit). Nesta tese, é analisado o desempenho comparativo entre o sistema clássico microprocessado, incorporado em interfaces de periféricos, e o sistema com o dispositivo proposto, apresentando-se as vantagens da eliminação do firmware no periférico distante. É estabelecido um protocolo de comunicação serial definindo-se uma estrutura de informação transmitida ao DADB que lhe confere a capacidade de gerar a temporização requerida pelo periférico alvo. Um método construtivo para o DADB é delineado, com sua arquitetura baseada no conceito de máquina de estado finito para o tratamento dos sinais da interface com o periférico. Por fim, são apresentadas as conclusões a que se chegou com a criação deste novo modo de conectividade de módulos periféricos.

Uma solução para um sistema de defesa computadorizado ée o sistema de monitoramento, vigilância, comando e controle C4I2SR. Existem diversos tipos de informação nesse sistema, dentre os quais estão os dados de tráfego aéreo da aviação civil. Estes dados são utilizados pelos diversos centros de controle de tráfego aéreo para coordenar o tráfego de aeronaves em seu espaço aéreo. A comunicação entre os diversos centros ée realizada através de troca de mensagens num formato padrão estabelecido pela ICAO que são utilizadas nos serviços ATS. No desenvolvimento de um sistema C4I2SR ée interessante, primeiramente, desenvolver um simulador C4I2SR para a realização de exercícios táticos e treinamento operacional num cenário simulado. Este trabalho tem por objetivo desenvolver um módulo de simulação de centros de controle de tráfego aéreo para ser incorporado ao simulador de um sistema C4I2SR. Esse módulo ée responsável por simular mensagens de tráfego aéreo civil de diversos centros de controle no formato ATS. Este trabalho consiste no levantamento de requisitos do projeto e na identificação de casos de uso típicos para a proposição de uma arquitetura para o simulador de mensagens ATS. A implementação do simulador ée detalhada e os casos de uso são testados.

Grid Computing é um tipo de computação paralela e distribuída no qual diferentes máquinas distribuídas geograficamente são conectadas para a formação de um metacomputador, cujo principal propósito é aproveitar recursos subutilizados. A Embraer é uma empresa com mais de dez mil computadores e este trabalho é motivado pela idéia de aproveitar esse potencial para criar um grid de computadores capaz de executar casos de testes dos modelos do projeto do Avião Virtual e outras aplicações aeronáuticas que hoje são executadas em um único computador ou em clusters. O objetivo do trabalho é propor uma adaptação do método de engenharia de software RUP - Rational Unified Process ainda pouco utilizado pela Embraer para adequá-lo a projetos de desenvolvimento de grids de computadores. Para avaliação da viabilidade da adaptação foi construído um protótipo de um grid. Essa construção teve sucesso e o protótipo foi utilizado para aquisição de medidas de desempenho da tecnologia escolhida para sua criação.

Alguns problemas em engenharia de segurança de informações não podem ser resolvidos somente por software: um hardware confiável (trusted hardware) é necessário para garantir mecanismos de inicialização segura. Uma entidade é considerada confiável se sempre opera conforme esperado. Para converter uma plataforma convencional em confiável, é necessário um Root of Trust incorporado a mesma. O TCG (Trusted Computing Group) utiliza o TPM (Trusted Platform Module) para prover o Root of Trust em plataformas de uso geral. Neste trabalho é apresentada uma arquitetura, baseada em TPM, para incorporar o Root of Trust em sistemas embarcados e adicionalmente é proposta outra arquitetura, denominada TBoot (Trusted Boot), que visa fortificar sistemas computacionais convencionais, que provê: inicialização por camadas, garantia de identidade do sistema, gerenciamento remoto de restauração do sistema original, watch dog remoto via software, processo de inicialização e manutenção realizados com segredos compartilhados, operação somente em zonas predefinidas e circuito de segurança física.