La microelectrónica y las redes de sensores se encuentran entre las áreas tecnológicas con mayor diversidad de campos de aplicación. Así, dispositivos que antiguamente no requerían nada de inteligencia, hoy en día incorporan procesadores y otros sistemas que facilitan su uso o le agregan funcionalida-des, como permitir su accionamiento a distancia o vericar su estado. En particular, la medicina es una de las disciplinas afectadas con mayor impacto asociado.Día a día, aplicaciones del campo de la tecnología e información se expanden en hospitales alrededor del mundo, encontrando desde disposi-tivos que permiten localizar un paciente dentro del hospital, hasta redes de datos que permiten revisar la historia clínica del paciente aún cuando sus tratamientos anteriores se hayan realizado en otros hospitales, clínicas o incluso consultorios privados. La motivación del presente trabajo es realizar redes de sensores hospitalarias, que incluyan diversos sistemas de medición de variables médicas en pacientes. Durante el tra-bajo realizado se investigaron los dispositivos comerciales exis-tentes para la medición de una serie de parámetros vitales básicos y se decidió abordar el diseño de circuitos integrados de bajo consumo para tres problemas en particular. El primero de ellos es un sensor destinado a la medición de presión endotraqueal en pacientes intubados. El segundo sistema diseñado tiene como función la medición de dosis de suero intravenoso en pacientes internados, así como el control de su dosificación. Finalmente, el tercer circuito consta de un sensor basado en nanotubos de carbono, destinado a la medición de agentes biológicos y gases. Todos los diseños de circuitos integrados se realizaron utilizando herramientas de diseño de esquemáticos, simulación y realización de más-caras, y los circuitos fueron fabricados utilizando un proceso de 0;5 m. Los circuitos fueron verificados en el Laboratorio de Micro y Nano Electrónica de la Universidad Nacional del Sur. / Microelectronics and sensor networks are among the most diverse technological areas of applied sciences. Devices that previously did not require any intelligence, nowadays incorporate processors and other systems that facilitate their use or add features, such as allowing their remote operation or checking their status. Medicine is one of the areas of science with greater associated impact. Day by day, information and technology applications expand in hospitals around the world, ranging from devices that locate a patient within the hospital, to dta networks that allow the revision of the patients medical history, even when previous treatments were performed at other hospi-tals, clinics or private practices.The motivation of this work is to design hospital sensor networks, including systems to measure health variables in patients. During this work, existing commercial devices for measuring a number of basic and vital parameters were investigated and it was decided to address the design of low power integrated circuits for three particular issues. The first is a sensor for the measurement of pressure in endotra-cheal intubated patients. The second design is a system for the measurement and control of the infusion of liquid substances in intravenous therapy. Finally, the third circuit consists of a sensor based on carbon nanotubes, intended for the measurement of biological agents and gases. The integrated circuits designs were made using schematic design, simulation and layout tools, and circuits were fabricated using a 0;5 m process. The circuits were tested in the Laboratorio de Micro y Nano Electrónica at the Universidad Nacional del Sur.

Este trabajo se centra en los amplificadores de muy bajo ruido y micro-consumo de potencia, tomando como ejemplo la detección de señales nerviosas (ENG) para su aplicación en dispositivos implantables. Si bien el ancho de banda de las señales médicas es reducido, como son en muchos casos de amplitud extremadamente pequeña, la principal dificultad para el diseño de circuitos será el bajo ruido combinado con micro o nano-consumo de potencia. En efecto, existe una relación de compromiso conocida entre ruido a la entrada y consumo de corriente en un amplificador que el diseñador debe optimizar. Este trabajo esencialmente intenta responder la pregunta: ¿cómo aprovechar al máximo la energía disponible en la batería de un implante para alimentar un amplificador de muy bajo ruido? A lo largo de esta tesis se presentarán técnicas innovadoras de circuito para aprovechar mejor la energía disponible. En primer lugar, se analiza el uso de los espejos activos como sustitución de los espejos de corriente de dos transistores tradicionales. Se estudiaron analíticamente y mediante simulaciones las ventajas y desventajas; luego se diseñó, fabricó y caracterizó un espejo de corriente activo que funciona como fuente de corriente de 10μA con menos de 100mV de caída de voltaje en una tecnología de 0.6μm. En segundo lugar, se presenta la idea de reutilización de corriente apilando sucesivos pares diferenciales como forma de aprovechar todo el rango de tensión de la batería en un circuito analógico. Se demuestra en forma analítica y con medidas sobre un circuito fabricado, que la técnica es extremadamente eficiente en el compromiso entre consumo de corriente y ruido. Se diseñó, fabricó, y caracterizó un amplificador para señales ENG que apila doce pares diferenciales de entrada funcionando con una batería de 3.6V (nominales), con un consumo total de 16.5μA y una ganancia en la banda pasante de ≈80dB. Tiene un ancho de banda de 4kHz y el ruido medido a la entrada de 4.5nV/Hz1/2@1kHz y 330nVrms en la banda de interés. El amplificador tiene un NEF medido de 0.84, incluso considerando el consumo de todos los circuitos auxiliares, lo cual parece ser el primer amplificador reportado con un NEF<1. Finalmente, se estudia un conversor DC-DC inductivo de microconsumo como otra alternativa para reducir el consumo de corriente de la batería en circuitos analógicos. Se diseñó, fabricó y caracterizó un conversor DC-DC inductivo del tipo step-down, que reduce el voltaje de 3.6V a 0.6V para un consumo de 36μW. Este conversor podría alimentar un solo par diferencial complementario (un NMOS y un PMOS apilados) con seis veces más corriente, en sustitución de los seis pares diferenciales complementarios apilados previamente. / This work focuses on electronic amplifiers with very low noise and micro/nano power consumption. We selected an amplifier for the detection of nerve signals (ENG) in implantable medical devices as a case study. While the bandwidth of medical signals is relatively low, as the signals are generally of extremely low amplitude, the main challenge for the circuit designer is to achieve low noise combined with low power consumption. Indeed, there is a well-known relationship between noise at the amplifier’s input and electrical current consumption of the amplifier. In this work, we evaluated how to power a low noise amplifier using the maximum amount of available energy from an implantable device’s battery. Throughout this thesis, we present novel circuit techniques to better utilize the available energy. Firstly, we analyzed the use of active mirrors instead of traditional two transistor current mirrors. We studied the advantages and disadvantages of active mirrors analytically and with simulations. We designed, fabricated and tested an active mirror that works as a 10μA current source with less than 100mV voltage drop in a 0.6μm technology. Secondly, we introduced the idea of reusing current by stacking differential pairs, to better utilize the voltage range of the battery. This topology is shown to be extremely efficient in the trade-off between current consumption and generated noise. We designed, fabricated and tested an amplifier for ENG signals that stacks twelve differential pairs and works with a 3.6V (nominal) battery, consumes 16.5μA and has a gain of ≈80dB in the passing band. The amplifier has a bandwidth of 4kHz, and a measured noise of 4.5nV/Hz1/2@1kHz and 330nVrms in the band of interest. The amplifier has a measured NEF of 0.84 even considering the consumption of all the auxiliary circuits, which makes it, to the best of our knowledge, the first amplifier reported with an NEF<1. Finally, we studied inductive DC-DC converters with micro-consumption as an alternative way to reduce consumption without introducing extra noise. We designed, fabricated and tested a step-down inductive DC-DC converter, that reduces voltage from 3.6V to 0.6V for a 36μW load. This converter could power one complementary differential pair (only one stacked PMOS and NMOS differential pair) with six times the electrical current, and could be used instead of the six complementary differential pairs used previously.

El principal interés de la presente tesis consiste en el estudio de un método para el diseño y fabricación de un vehículo prototipo de alta eficiencia para la participación en competiciones de nivel internacional. El método descrito se aplicará como ejemplo a la forma exterior del vehículo. En el diseño y fabricación de estos vehículos se deben cumplir unos principios básicos de eficiencia y seguridad. En este trabajo se ha procedido a realizar las siguientes acciones: - Estudio de la reglamentación en cuanto a medidas de seguridad. - Estudio de la restricciones de diseño impuestas por nuestro tipo de vehículo (dirección delantera, motor de combustión, etc.). - Establecimiento de la metodología. - Diseño en 2D del perfil aerodinámico óptimo. - Diseño de la carrocería en 3D y su posterior, perfeccionamiento del diseño a partir de un estudio CFD (Computation Fluid Dynamics). - Proceso de Fabricación de la carrocería. / Colomer Romero, V. (2013). Propuesta metodologica en el ambito de la mecatronica: vehículos de competicion de alta eficiencia [Tesis doctoral]. Editorial Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/34512

Esta tesis se enmarca en el ámbito de las técnicas de mejora de la eficiencia de ejecución (disminución del consumo y aumento de la velocidad) en el diseño de procesadores orientados a la ejecución de aplicaciones multimedia. En los últimos años la proliferación de los sistemas de baja potencia (móviles, PDAs, etc.) ha generado una enorme demanda de capacidad de cálculo en estos dispositivos. Estos sistemas han de enfrentarse al difícil reto de mejorar sus prestaciones manteniendo limitado su consumo.Se puede ver claramente que la evolución seguida por las arquitecturas de bajo consumo se aparta de la tendencia marcada años atrás por los procesadores de alto rendimiento. En el segmento de alta velocidad los aumentos significativos del rendimiento se han obtenido habitualmente a cambio de ejecutar más instrucciones por unidad de tiempo, muchas de ellas de forma especulativa.En esta tesis se propone un novedoso sistema de cálculo para contenidos multimedia: el cálculo difuso. Este sistema permite aprovechar, por un lado, la redundancia de los contenidos multimedia y, por otro, la tolerancia respecto a los errores exhibida por los destinatarios de los contenidos (los sentidos humanos) para obtener grandes ahorros de tiempo y energía en el procesado.Para conseguir estos objetivos, el cálculo difuso se basa en un principio muy simple: para obtener un resultado correcto para una operación no es necesario realizar un cálculo exacto. O dicho de otro modo, no importa cometer errores si no hay nadie que pueda distinguirlos. Este principio, que aplicado a otros ámbitos (bases de datos, por ejemplo) puede parecer una aberración, cobra pleno sentido cuando se aplica a los contenidos multimedia. De hecho, hace muchos años que este principio se está empleando asiduamente, solo que a otro nivel: Los algoritmos de compresión más usuales (mp3 y jpeg por ejemplo) se basan en obtener resultados inexactos para lograr reducir la cantidad de información que es necesario almacenar o transmitir. En esta tesis proponemos hacer exactamente lo mismo pero para conseguir aumentar la velocidad de los procesadores y reducir la energí¬a que consumen.La implementación de un sistema de cálculo difuso se ha abordado desde dos perspectivas distintas: el cálculo difuso de instrucciones y el cálculo difuso de regiones. El cálculo difuso de instrucciones, como su mismo nombre indica, consiste en la substitución de una instrucción determinista (como una multiplicación) por otra instrucción que de lugar a un resultado aproximado. Esto se ha realizado, o bien mediante unidades funcionales que operan sobre un número menor de bits, o bien mediante un sistema de memorización tolerante.El cálculo difuso de regiones, por su parte, consiste en la substitución de un fragmento de código completo por un mecanismo hardware-software que es capaz de generar un resultado aproximado para las mismas entradas que el código original.Los resultados obtenidos muestran que las ideas propuestas en esta tesis dan lugar a importantes ahorros de energí¬a y tiempo en el procesado de contenidos multimedia sin modificar sustancialmente (es decir, de forma apreciable) la salida de dicho procesado. Se han obtenido ahorros del 15% en tiempo y del 25% en energía para un conjunto de programas multimedia con calidades de salida muy buenas.En resumen, a lo largo de la tesis se han realizado las siguientes aportaciones:- Se ha propuesto una nueva forma de procesar datos: el cálculo difuso}, que permite ahorrar tiempo y energía en el procesado de archivos multimedia.- Se han propuesto diferentes implementaciones de cálculo difuso: la memorización tolerante de regiones, la memorización tolerante de instrucciones y el uso de unidades funcionales reducidas. Todos ellos, sistemas que pueden integrarse en un procesador actual.

La resolución temporal es uno de los principales factores que limitan el rendimiento de los sistemas digitales. Debido a ello, la incorporación de módulos que poseen alta resolución en el dominio del tiempo dentro de estructuras estándar ha despertado gran interés en los últimos años. Estos bloques pueden ser usados para mejorar la codificación de las señales binarias (al aumentar los niveles de cuantización) o reducir la distorsión en determinadas modulaciones digitales, entre otras aplicaciones. En esta tesis se aborda la temática desde distintos enfoques. Dos circuitos integrados fueron fabricados para evaluar un novedoso esquema circuital, el cual permite obtener un retardo temporal programable en el orden de los picosegundos, ajustable en un cierto rango para brindar mayor versatilidad ante distintas condiciones de operación. Su control y calibración se realizan mediante palabras binarias, lo que permite su integración en sistemas más complejos totalmente digitales. Ambos circuitos integrados fueron utilizados en distintas variantes de moduladores por ancho de pulso, alcanzando un desempeño superior al de las arquitecturas convencionales debido a la mayor precisión en el posicionamiento de los flancos de las señales. Asimismo, se presenta una nueva técnica de modulación apta para la implementación de un transmisor de radiofrecuencia totalmente digital. La arquitectura propuesta presenta un desempeño comparable con otras técnicas usadas en la actualidad, demostrado con un análisis completo que incluye simulaciones y resultados experimentales. En este caso las implementaciones se realizaron sobre dispositivos de lógica programable. / Time resolution is one of the main factors limiting the performance of digital systems. Due to this, the addition of modules that have high resolution in the time domain within standard structures has awakened great interest in recent years. These blocks can be used to improve the coding of binary signals (by increasing quantization levels) or to reduce distortion in some digital modulations, among other applications. In this thesis, the subject is addressed from different approaches. Two integrated circuits were manufactured to evaluate a novel circuit diagram, which allows obtaining a programmable time delay in the order of picoseconds, adjustable in a given range to provide greater versatility under different operating conditions. Its control and calibration are done using binary words, which allows its integration in more complex fully-digital systems. Both integrated circuits were used in different variants of pulse width modulators, achieving a better performance than conventional architectures due to the greater precision in the positioning of the signal edges. Likewise, a new modulation technique suitable for the implementation of a fully digital radio frequency transmitter is presented. The proposed architecture displays a performance comparable to other techniques used nowadays, demonstrated with a complete analysis that includes simulations and experimental results. In this case, implementations were carried out on programmable logic devices.

Con la reciente popularidad y consecuente aumento en la cantidad de dispositivos electrónicos multimedia interconectados a través de internet, resulta necesario producir sistemas mas eficientes desde el punto de vista energético. Para ello, es fundamental el diseño de dispositivos de bajo consumo con capacidad de procesamiento local que permitan reducir la transferencia de datos a través de la nube. Es por eso que en esta tesis se presenta el desarrollo de arquitecturas digitales energéticamente eficientes para el procesamiento de imágenes. Los diferentes sistemas se basan en la utilización de estructuras neuronales celulares (CNN) donde el procesamiento es realizado de manera distribuída por un arreglo de celdas idénticas. Cada celda evoluciona conforme a su propio estado y al de sus celdas contiguas utilizando funciones de transferencia lineales a tramos (PWL). Bajo este paradigma, se diseñan y fabrican dos circuitos integrados. El primero, realizado en una tecnología CMOS de 180nm, contiene un arreglo de 56 x 56 celdas que procesa imágenes binarias. El segundo, fabricado en 55nm, utiliza un vector de 64 celdas para procesar imágenes multibit alojadas en una memoria local. Posteriormente se presenta un nuevo algoritmo de cómputo utilizando una subclase de funciones lineales a tramos que exhiben cierto tiepo de simetría, lo cual permite expandir el número de celdas de la vecindad y reducir la cantidad de parámetros necesarios para el procesamiento. Se dise~nan y se fabrican dos nuevos procesadores de arquitecturas homólogas a las anteriores, donde se utilizan vecindades extendidas de 8 celdas, que implementan la nueva estructura de cálculo PWL simétrica. El primero, que procesa imágenes binarias utilizando un arreglo de 48 x 48 celdas, fue fabricado en una tecnología de 55nm; mientras que el segundo, de procesamiento multibit, fue fabricado en una tecnología de 130nm. Finalmente, se muestra el dise~no de tres procesadores de alta capacidad de cómputo para el procesamiento no-lineal y lineal de datos, en el marco del desarrollo de un sistema 2.5D muti-chip multi-procesador, fabricado en una tecnología de 55nm, llevado a cabo conjuntamente con la Universidad de Johns Hopkins. / With the increasing popularity of multimedia electronic devices interconnected through internet, it is mandatory to build power efficient systems. It is therefore necessary to design low power devices for local processing in order to reduce the data trafic in the cloud. Consequently, this thesis presents the development of highly energy efficient digital architectures for image processing. The proposed systems are based on cellular neural networks (CNN) structures, which are comprised by an array of dynamical cells with the same behaviour. Each cell computes a multivariate piecewise linear function that involves its own state value and the nearest neighboring cells' state value. Within this paradigm, two integrated circuits were designed and fabricated. The first was designed in a 180nm CMOS technology and implements a 56 x 56 cell array that process binary images; whereas the second, fabricated in 55nm, processes locally stored grayscale images through a 64-cell vector. Subsequently, a new algorithm to compute a simplicial piecewise linear function approximation of a symmetric non-linear function is presented, resulting in a reduction of the number of parameter needed for a computation and hence, an increase of the number of elements that make up the neighborhood. Thus, based on the previously proposed architectures, two processors were designed implementing the new symmetric function algorithm scheme in a eight-neighbor configuration. The one that processes binary images was fabricated in 55nm and is comprised by a 48 x 48 cell array. On the other hand, a vector based chip for muti-bit image processing was taped out in 130nm. Finally, the design of three high-performance processors for linear and non-linear data processing is shown, in the context of the development of a 2.D multi-module heterogeneous multi-processor chip, fabricated in 55nm in cooperation with Johns Hopkins University.

En esta tesis se presenta el análisis de paralelismo en sus diferentes niveles para una Sistema en Chip que consta de múltiples procesadores y una memoria de almacenamiento de datos de alta densidad. El objetivo es utilizar el paralelismo como una estrategia para reducir el consumo de energía de las arquitecturas de cómputo VLSI. En particular, se describe la aplicación de técnicas de paralelismo en una arquitectura de reconocimiento automático de voz y su integración en el sistema mencionado implementado en una tecnología CMOS de 55nm. Se describe la aplicación del paralelismo a nivel micro-arquitectura y a nivel de Sistema y se analiza el punto óptimo de paralelismo para obtener una arquitectura de cómputo eficiente desde el punto de vista de tiempo de procesamiento y consumo de energía. / In this thesis an analysis of data parallelism implemented in a System on Chip that integrates multiple processing cores and a high density memory is presented. The aim of this work is to optimally utilize dfferent levels of spatial parallelism as a strategy to reduce energy consumption of the whole architecture. The core chosen for this work is an automatic speech recognition architecture integrated in the mentioned System and implemented in a technology CMOS node of 55 nm. Parallelism is included at the microarchitecture level and also at the multiple core chip level. An analysis of the optimal point of the applied parallelism that provides an architecture that minimizes both the energy consumption and the processing time simultaneously is presented.