This thesis aims to suggest the commercial use of geocaching in the Czech Republic, based on marketing situation analysis for the area of options. The first part of this thesis investigates theoretical basics of geocaching and its commercial use, strategic marketing and marketing research. The next part processes several case studies regarding the campaign of some subjects who have already used geocaching. For example, from foreign countries, it is Timberland and Chrysler Jeep, and from the Czech Republic, it is Pilsner Urquell, Staropramen or a project like Stratocaching. Finally, analysis of the market and of the tools of the subject's marketing communication is used to make a suggestion for the commercial use of geocaching. Based on previous findings, it is suggested in detail for the project Museum Fotoateliér Seidel to create two caches with a theme of photos by Josef and František Seidel, in which it would be parts of the set.

abstract: With the massive multithreading execution feature, graphics processing units (GPUs) have been widely deployed to accelerate general-purpose parallel workloads (GPGPUs). However, using GPUs to accelerate computation does not always gain good performance improvement. This is mainly due to three inefficiencies in modern GPU and system architectures. First, not all parallel threads have a uniform amount of workload to fully utilize GPU’s computation ability, leading to a sub-optimal performance problem, called warp criticality. To mitigate the degree of warp criticality, I propose a Criticality-Aware Warp Acceleration mechanism, called CAWA. CAWA predicts and accelerates the critical warp execution by allocating larger execution time slices and additional cache resources to the critical warp. The evaluation result shows that with CAWA, GPUs can achieve an average of 1.23x speedup. Second, the shared cache storage in GPUs is often insufficient to accommodate demands of the large number of concurrent threads. As a result, cache thrashing is commonly experienced in GPU’s cache memories, particularly in the L1 data caches. To alleviate the cache contention and thrashing problem, I develop an instruction aware Control Loop Based Adaptive Bypassing algorithm, called Ctrl-C. Ctrl-C learns the cache reuse behavior and bypasses a portion of memory requests with the help of feedback control loops. The evaluation result shows that Ctrl-C can effectively improve cache utilization in GPUs and achieve an average of 1.42x speedup for cache sensitive GPGPU workloads. Finally, GPU workloads and the co-located processes running on the host chip multiprocessor (CMP) in a heterogeneous system setup can contend for memory resources in multiple levels, resulting in significant performance degradation. To maximize the system throughput and balance the performance degradation of all co-located applications, I design a scalable performance degradation predictor specifically for heterogeneous systems, called HeteroPDP. HeteroPDP predicts the application execution time and schedules OpenCL workloads to run on different devices based on the optimization goal. The evaluation result shows HeteroPDP can improve the system fairness from 24% to 65% when an OpenCL application is co-located with other processes, and gain an additional 50% speedup compared with always offloading the OpenCL workload to GPUs. In summary, this dissertation aims to provide insights for the future microarchitecture and system architecture designs by identifying, analyzing, and addressing three critical performance problems in modern GPUs. / Dissertation/Thesis / Doctoral Dissertation Computer Engineering 2017

Ao longo dos últimos anos, os sistemas embarcados vêm se tornando cada vez mais complexos tanto em termos de hardware quanto de software. Ultimamente têm-se adotado como solução o uso de MPSoCs (sistemas multiprocessados integrados em chip) para uma maior eficiência energética e computacional nestes sistemas. Com o uso de diversos elementos de processamento, redes-em-chip (NoC - networks-on-chip) aparecem como soluções de melhor desempenho do que barramentos. Nestes ambientes cujo desempenho depende da eficiência do modelo de comunicação, a hierarquia de memória se torna um elemento chave. Baseando-se neste cenário, este trabalho realiza uma investigação sobre o impacto da hierarquia de memória em MPSoCs baseados em NoC. Dentro deste escopo foi desenvolvida uma nova organização de memória fisicamente centralizada com diferentes espaços de endereçamentos denominada nDMA. Este trabalho também apresenta uma comparação entre a nova organização e outras três organizações bastante difundidas tais como memória distribuída, memória compartilhada e memória compartilhada distribuída. Estas duas ultimas adotam um modelo de coerência de cache baseado em diretório completamente desenvolvido em hardware. Os modelos de memória foram implementados na plataforma virtual SIMPLE (SIMPLE Multiprocessor Platform Environment). Resultados experimentais mostram uma forte dependência com relação à carga de comunicação gerada pelas aplicações. O modelo de memória distribuída apresenta melhores resultados conforme a carga de comunicação das aplicações é baixa. Por outro lado, o novo modelo de memória fisicamente compartilhado com diferentes espaços de endereçamento apresenta melhores resultados conforme a carga de comunicação das aplicações é alta. Também foram realizados experimentos objetivando analisar o desempenho dos modelos de memória em situações de alta latência de comunicação na rede. Resultados mostram melhores resultados do modelo de memória distribuída quando a carga de comunicação das aplicações é alta e, caso contrário, o modelo nDMA apresenta melhores resultados. Por fim, foram analisados os desempenhos dos modelos de memória durante o processo de migração de tarefas. Neste caso, os modelos de memória compartilhada e compartilhada distribuída apresentaram melhores resultados devido ao fato de que não se faz necessária o envio dos dados da aplicação nestes modelos e também devido ao menor tamanho de código se comparado com os outros modelos. / In the past few the years, embedded systems have become even more complex both on terms of hardware and software. Lately, the use of MPSoCs (Multi-Processor Systems-on-Chip) has been adopted on these systems for a better energetic and computational efficiency. Due to the use of several processing elements, Networks-on-Chip arise as better performance solutions than buses. Considering this scenario, this work performs an investigation on the impact of memory hierarchy in NoC-based MPSoCs. In this context, a new physically centralized and shared memory organization with different address spaces named nDMA was developed. This work also presents a comparison between the new memory organization and three different well-known memory hierarchy models such as distributed memory and shared and distributed shared memories that make use of a fully hardware cache coherence solution. The memory models were implemented in the SIMPLE (SIMPLE Multiprocessor Platform Environment) virtual platform. Experimental results shows a strong dependency on the application communication workload. The distributed memory model presents better results as the application communication workload is low. On the other hand, the new memory model (physically shared with different address spaces) presents better results as the application communication workload is high. There were also experiments aiming at observing the performance of the memory models in situations where the communication latency on the network is high. Results show better results of the distributed memory model when the application communication workload is high, and the nDMA model presents better results otherwise. Finally, the performance of the memory models during a task migration process were evaluated. In this case, the shared memory and distributed shared memory models presented better results due to the fact that in this case the data memory does not need to be transferred from one point to another and also due to the low size of the memory code in these cases if compared to other memory models.

I databasapplikationer är det viktigt att kunna minska belastningen på en databas i syfte att minska responstiden. Detta kan exempelvis åstadkommas med hjälp av olika metoder för temporär lagring av data, något som studerats i detta arbete. De metoder som utvärderats och jämförts i detta arbete är Redis och memcached. Utvärderingen jämförde Redis och memcached med avseende på minnesanvändning, CPU-användning och tidsåtgång för hämtning av data i respektive cache. Dessa egenskaper beräknades med hjälp av verktygen SYSSTAT och valgrind. Det visade sig i slutändan att den interna fragmenteringen i memcached är dess största nackdel, medan Redis är något långsammare än memcached när det gäller att hämta stora mängder data. Utifrån de resultat som anskaffats var det tänkt att använda den metod som är mest lämpad för SysPartners ändamål, vilket ansågs vara Redis.

Conforme o paralelismo a nível de threads aumenta nas arquiteturas modernas devido ao aumento do número de núcleos por processador e processadores por sistema, a complexidade da hierarquia de memória também aumenta. Tais hierarquias incluem diversos níveis de caches privadas ou compartilhadas e tempo de acesso não uniforme à memória. Um desafio importante em tais arquiteturas é a movimentação de dados entre os núcleos, caches e bancos de memória primária, que ocorre quando um núcleo realiza uma transação de memória. Neste contexto, a redução da movimentação de dados é um dos pilares para futuras arquiteturas para manter o aumento de desempenho e diminuir o consumo de energia. Uma das soluções adotadas para reduzir a movimentação de dados é aumentar a localidade dos acessos à memória através do mapeamento de threads e dados. Mecanismos de mapeamento do estado-da-arte aumentam a localidade de memória mapeando threads que compartilham um grande volume de dados em núcleos próximos na hierarquia de memória (mapeamento de threads), e mapeando os dados em bancos de memória próximos das threads que os acessam (mapeamento de dados). Muitas propostas focam em mapeamento de threads ou dados separadamente, perdendo oportunidades de ganhar desempenho. Outras propostas dependem de traços de execução para realizar um mapeamento estático, que podem impor uma sobrecarga alta e não podem ser usados em aplicações cujos comportamentos de acesso à memória mudam em diferentes execuções. Há ainda propostas que usam amostragem ou informações indiretas sobre o padrão de acesso à memória, resultando em informação imprecisa sobre o acesso à memória. Nesta tese de doutorado, são propostas soluções inovadoras para identificar um mapeamento que otimize o acesso à memória fazendo uso da unidade de gerência de memória para monitor os acessos à memória. As soluções funcionam dinamicamente em paralelo com a execução da aplicação, detectando informações para o mapeamento de threads e dados. Com tais informações, o sistema operacional pode realizar o mapeamento durante a execução das aplicações, não necessitando de conhecimento prévio sobre o comportamento da aplicação. Como as soluções funcionam diretamente na unidade de gerência de memória, elas podem monitorar a maioria dos acessos à memória com uma baixa sobrecarga. Em arquiteturas com TLB gerida por hardware, as soluções podem ser implementadas com pouco hardware adicional. Em arquiteturas com TLB gerida por software, algumas das soluções podem ser implementadas sem hardware adicional. As soluções aqui propostas possuem maior precisão que outros mecanismos porque possuem acesso a mais informações sobre o acesso à memória. Para demonstrar os benefícios das soluções propostas, elas são avaliadas com uma variedade de aplicações usando um simulador de sistema completo, uma máquina real com TLB gerida por software, e duas máquinas reais com TLB gerida por hardware. Na avaliação experimental, as soluções reduziram o tempo de execução em até 39%. O ganho de desempenho se deu por uma redução substancial da quantidade de faltas na cache, e redução do tráfego entre processadores. / As thread-level parallelism increases in modern architectures due to larger numbers of cores per chip and chips per system, the complexity of their memory hierarchies also increase. Such memory hierarchies include several private or shared cache levels, and Non-Uniform Memory Access nodes with different access times. One important challenge for these architectures is the data movement between cores, caches, and main memory banks, which occurs when a core performs a memory transaction. In this context, the reduction of data movement is an important goal for future architectures to keep performance scaling and to decrease energy consumption. One of the solutions to reduce data movement is to improve memory access locality through sharing-aware thread and data mapping. State-of-the-art mapping mechanisms try to increase locality by keeping threads that share a high volume of data close together in the memory hierarchy (sharing-aware thread mapping), and by mapping data close to where its accessing threads reside (sharing-aware data mapping). Many approaches focus on either thread mapping or data mapping, but perform them separately only, losing opportunities to improve performance. Some mechanisms rely on execution traces to perform a static mapping, which have a high overhead and can not be used if the behavior of the application changes between executions. Other approaches use sampling or indirect information about the memory access pattern, resulting in imprecise memory access information. In this thesis, we propose novel solutions to identify an optimized sharing-aware mapping that make use of the memory management unit of processors to monitor the memory accesses. Our solutions work online in parallel to the execution of the application and detect the memory access pattern for both thread and data mappings. With this information, the operating system can perform sharing-aware thread and data mapping during the execution of the application, without any prior knowledge of their behavior. Since they work directly in the memory management unit, our solutions are able to track most memory accesses performed by the parallel application, with a very low overhead. They can be implemented in architectures with hardwaremanaged TLBs with little additional hardware, and some can be implemented in architectures with software-managed TLBs without any hardware changes. Our solutions have a higher accuracy than previous mechanisms because they have access to more accurate information about the memory access behavior. To demonstrate the benefits of our proposed solutions, we evaluate them with a wide variety of applications using a full system simulator, a real machine with software-managed TLBs, and a trace-driven evaluation in two real machines with hardware-managed TLBs. In the experimental evaluation, our proposals were able to reduce execution time by up to 39%. The improvements happened to a substantial reduction in cache misses and interchip interconnection traffic.

Ao longo dos últimos anos, os sistemas embarcados vêm se tornando cada vez mais complexos tanto em termos de hardware quanto de software. Ultimamente têm-se adotado como solução o uso de MPSoCs (sistemas multiprocessados integrados em chip) para uma maior eficiência energética e computacional nestes sistemas. Com o uso de diversos elementos de processamento, redes-em-chip (NoC - networks-on-chip) aparecem como soluções de melhor desempenho do que barramentos. Nestes ambientes cujo desempenho depende da eficiência do modelo de comunicação, a hierarquia de memória se torna um elemento chave. Baseando-se neste cenário, este trabalho realiza uma investigação sobre o impacto da hierarquia de memória em MPSoCs baseados em NoC. Dentro deste escopo foi desenvolvida uma nova organização de memória fisicamente centralizada com diferentes espaços de endereçamentos denominada nDMA. Este trabalho também apresenta uma comparação entre a nova organização e outras três organizações bastante difundidas tais como memória distribuída, memória compartilhada e memória compartilhada distribuída. Estas duas ultimas adotam um modelo de coerência de cache baseado em diretório completamente desenvolvido em hardware. Os modelos de memória foram implementados na plataforma virtual SIMPLE (SIMPLE Multiprocessor Platform Environment). Resultados experimentais mostram uma forte dependência com relação à carga de comunicação gerada pelas aplicações. O modelo de memória distribuída apresenta melhores resultados conforme a carga de comunicação das aplicações é baixa. Por outro lado, o novo modelo de memória fisicamente compartilhado com diferentes espaços de endereçamento apresenta melhores resultados conforme a carga de comunicação das aplicações é alta. Também foram realizados experimentos objetivando analisar o desempenho dos modelos de memória em situações de alta latência de comunicação na rede. Resultados mostram melhores resultados do modelo de memória distribuída quando a carga de comunicação das aplicações é alta e, caso contrário, o modelo nDMA apresenta melhores resultados. Por fim, foram analisados os desempenhos dos modelos de memória durante o processo de migração de tarefas. Neste caso, os modelos de memória compartilhada e compartilhada distribuída apresentaram melhores resultados devido ao fato de que não se faz necessária o envio dos dados da aplicação nestes modelos e também devido ao menor tamanho de código se comparado com os outros modelos. / In the past few the years, embedded systems have become even more complex both on terms of hardware and software. Lately, the use of MPSoCs (Multi-Processor Systems-on-Chip) has been adopted on these systems for a better energetic and computational efficiency. Due to the use of several processing elements, Networks-on-Chip arise as better performance solutions than buses. Considering this scenario, this work performs an investigation on the impact of memory hierarchy in NoC-based MPSoCs. In this context, a new physically centralized and shared memory organization with different address spaces named nDMA was developed. This work also presents a comparison between the new memory organization and three different well-known memory hierarchy models such as distributed memory and shared and distributed shared memories that make use of a fully hardware cache coherence solution. The memory models were implemented in the SIMPLE (SIMPLE Multiprocessor Platform Environment) virtual platform. Experimental results shows a strong dependency on the application communication workload. The distributed memory model presents better results as the application communication workload is low. On the other hand, the new memory model (physically shared with different address spaces) presents better results as the application communication workload is high. There were also experiments aiming at observing the performance of the memory models in situations where the communication latency on the network is high. Results show better results of the distributed memory model when the application communication workload is high, and the nDMA model presents better results otherwise. Finally, the performance of the memory models during a task migration process were evaluated. In this case, the shared memory and distributed shared memory models presented better results due to the fact that in this case the data memory does not need to be transferred from one point to another and also due to the low size of the memory code in these cases if compared to other memory models.

Made available in DSpace on 2014-06-12T15:59:42Z (GMT). No. of bitstreams: 2 arquivo5505_1.pdf: 1159363 bytes, checksum: 2f89106cbd882a565f9dbd214538ef51 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2006 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / A hierarquia da memória é um elemento importante a ser otimizado em plataformas configuráveis. Muitas configurações de cache necessitam ser avaliadas a fim encontrar a melhor escolha em termos de desempenho, área de silício, ou do consumo de potência a uma aplicação. A maioria de modelos para estimar essas métricas são dependentes de parâmetros como o tamanho da cache e de sua taxa respectiva da falta. Ao invés de utilizar ferramentas tradicionais para estimar a taxa da faltas na cache, através de repetitivas simulações, este trabalho propõe uma técnica simplificada, contudo eficiente, para estimar a taxa da falta de diferentes configurações de cache em apenas uma única simulação (single-pass). A abordagem propõe basicamente a geração de tabelas de localidade e de conflito, que refletem as propriedades de endereçamento do comportamento da aplicação. A técnica proposta pretende simplificar a estimativa da taxa faltas e a exploração do espaço de configurações de cache de maneira mais rápida. Uma vez que a estrutura da tabela é baseada em operações binárias elementares (comparação, deslocamento, etc), tanto implementações baseadas em software como em hardware podem ser consideradas para executar a técnica proposta. Adicionalmente, a fim suportar o ajuste de caches para aplicações múltiplas, o problema de subconjuntos do espaço de configuração de caches é exaustivamente apresentado e uma solução eficiente é discutida. Adaptado a partir de uma técnica para segmentação de séries temporais, os resultados obtidos heuristicamente na seleção de configurações oferecem a qualidade comparável à abordagem exaustiva. Tal contribuição considera o ajuste de caches configuráveis para um conjunto de aplicações, considerando um menor número de configurações possíveis, preservando ainda a economia obtida com a otimização da cache

Made available in DSpace on 2014-06-12T16:00:24Z (GMT). No. of bitstreams: 2 arquivo6556_1.pdf: 641759 bytes, checksum: 7046c38915c80e308e3cd3bc91890b55 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2007 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / Sistemas de Integração de Dados (SID) proporcionam ao usuário uma visão unificada de dados que estão armazenados em diversas fontes diferentes. Essas fontes são independentes e cada uma possui um esquema próprio, elaborado para atender as necessidades dos usuários de cada banco. Cada SID possui um conjunto de fontes de dados distintas relevantes para o seu domínio, e deve colher de cada uma os dados necessários para responder as consultas do usuário. Uma vez obtidos esses dados, o SID deverá traduzi-los para um esquema global (esquema de mediação), integrá-los e exibi-los ao usuário. Para Sistemas de Integração de Dados na Web, como o Integra - SID desenvolvido por alunos e professores do Centro de Informática da UFPE e utilizado para a implementação das nossas contribuições - os desafios são ainda maiores, visto que a disponibilidade das fontes se torna um fator bastante relevante. Sendo assim, o custo para se buscar os dados sempre nas fontes pode ser bastante alto. Por isso, alguns SID, como o Integra, possuem uma cache para o armazenamento dos dados resultantes das consultas que o sistema considera mais relevantes. Desta forma, quando alguma consulta que já esteja armazenada em cache for novamente solicitada pelo usuário, o sistema não mais necessitará acessar as fontes de dados para respondê-la, o que otimizará o processamento. O objetivo desta dissertação de mestrado é apresentar uma proposta de um Gerenciador de Cache para um Sistema de Integração de Dados. Esse Gerenciador é composto por um módulo que controla o espaço da cache, decidindo que consultas devem entrar e quais devem permanecer em cache. Possui outro módulo que identifica se a consulta submetida pelo usuário está contida em outra que esteja armazenada em cache (técnica de query containment). E por último, um módulo que realiza a substituição parcial de uma consulta, para o melhor aproveitamento do espaço da cache

Made available in DSpace on 2014-06-12T16:01:00Z (GMT). No. of bitstreams: 2 arquivo7123_1.pdf: 848855 bytes, checksum: 4c293ab102dd3feb0258eeefbe3bfa17 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2005 / Um dos principais objetivos do acesso a dados móveis é atingir a ubiqüidade inerente aos sistemas móveis: ter acesso à informação independentemente de local e hora. Devido a restrições de sistemas móveis como, por exemplo, memória limitada e largura de banda estreita, é natural que se pesquisem métodos para amenizar esses problemas. Este trabalho abordará questões relativas ao gerenciamento de cache em bancos de dados móveis, com ênfase em técnicas para reduzir falhas à consulta de dados enquanto o dispositivo móvel esteja conectado, com pouca largura de banda ou fora de uma rede de dados. Dessa forma, espera-se reduzir o consumo de banda e aumentar, durante uma desconexão, a disponibilidade das informações armazenadas. Com o objetivo de aumentar a disponibilidade dos dados no SGBD localizado no cliente móvel, este trabalho propõe selecionar a priori (pré-seleção de dados) um subconjunto dos dados disponíveis no SGBD servidor e copiá-los para o SGBD no cliente móvel. Para a seleção a priori dos dados, este trabalho propõe minerar o histórico de acesso a dados do usuário do cliente móvel

Submitted by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2016-12-01T13:21:25Z No. of bitstreams: 1 Dissertação - Carlos A. C. Ramos.pdf: 3899201 bytes, checksum: 417bb2dfcc790eedd8235adc7c49ab3b (MD5) / Approved for entry into archive by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2016-12-01T13:21:42Z (GMT) No. of bitstreams: 1 Dissertação - Carlos A. C. Ramos.pdf: 3899201 bytes, checksum: 417bb2dfcc790eedd8235adc7c49ab3b (MD5) / Approved for entry into archive by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2016-12-01T13:21:57Z (GMT) No. of bitstreams: 1 Dissertação - Carlos A. C. Ramos.pdf: 3899201 bytes, checksum: 417bb2dfcc790eedd8235adc7c49ab3b (MD5) / Made available in DSpace on 2016-12-01T13:21:57Z (GMT). No. of bitstreams: 1 Dissertação - Carlos A. C. Ramos.pdf: 3899201 bytes, checksum: 417bb2dfcc790eedd8235adc7c49ab3b (MD5) Previous issue date: 2015-12-10 / Agência de Fomento não informada / This work presents an investigation about Android libraries employed to implement cache in Android applications, through the definition of a forensic analysis model and practical experimentation, aiming to prove misuse and/or negligence in the context of information security. The ideia is to verify if the libraries use or not security mechanisms and follow some kind of security schemes for Cache In this context, this work aims to analyze libraries that implement application cache on the Android platform, by defining a forensic analysis model and practical experimentation, aiming to prove the misuse and/or negligence in the context of information security, especially information sensitive and/or confidential. / Esta dissertação apresenta uma investigação sobre bibliotecas que implementam cache de aplicação na plataforma Android, por meio da definição de um modelo forense de análise e experimentação prática, visando comprovar o mau uso e/ou descaso no âmbito da segurança da informação, especialmente a informações sensíveis e/ou confidenciais, tendo como argumentos que os dados sensíveis precisam ser protegidos (com criptografia, por exemplo), bem como avaliar se as bibliotecas usam ou não, mecanismos de segurança e ainda saber se existem pesquisas sobre padronização de esquemas de segurança para Cache. Isso ocorre porque, embora existam algumas recomendações básicas de segurança, muitos desenvolvedores de aplicativos não as seguem ou deliberadamente criam mecanismos para capturar tais informações. Na vasta gama de soluções elaboradas para tratar do vazamento de dados sensíveis em dispositivos móveis, especialmente para plataforma Android, uma área pouco explorada é a análise dos dados de Cache das aplicações. Neste sentido, esta dissertação tem como objetivo analisar bibliotecas que implementam cache de aplicação na plataforma Android, através da definição de um modelo forense de análise e experimentação prática, visando comprovar o mau uso e/ou descaso no âmbito da segurança da informação, especialmente a informações sensíveis e/ou confidenciais.