O avanço das tecnologias de circuitos integrados (CIs) levanta importantes questões relacionadas à confiabilidade e à robustez de sistemas eletrônicos. A diminuição da geometria dos transistores, a redução dos níveis de tensão, as menores capacitâncias e portanto menores correntes e cargas para alimentar os circuitos, além das freqüências de relógio elevadas, têm tornado os CIs mais vulneráveis a falhas, especialmente àquelas causadas por ruído elétrico ou por efeitos induzidos pela radiação. Os efeitos induzidos pela radiação conhecidos como Soft Single Event Effects (Soft SEEs) podem ser classificados em: Single Event Upsets (SEUs) diretos em nós de elementos de armazenagem que resultam em inversões de bits; e pulsos transientes Single Event Transients (SETs) em qualquer nó do circuito. Especialmente SETs em circuitos combinacionais podem se propagar até os elementos de armazenagem e podem ser capturados. Estas errôneas armazenagens podem também serem chamadas de SEUs indiretos. Falhas como SETs e SEUs podem provocar erros em operações funcionais de um CI. Os conhecidos Soft Errors (SEs) são caracterizados por valores armazenados erradamente em elementos de memória durante o uso do CI. SEs podem produzir sérias conseqüências em aplicações de CIs devido à sua natureza não permanente e não recorrente. Por essas razões, mecanismos de proteção para evitar SEs através de técnicas de tolerância a falhas, no mínimo em um nível de abstração do projeto, são atualmente fundamentais para melhorar a confiabilidade de sistemas. Neste trabalho de dissertação, uma versão tolerante a falhas de um microprocessador 8-bits de produção em massa da família M68HC11 foi projetada. A arquitetura é capaz de tolerar SETs e SEUs. Baseado nas técnicas de Redundância Modular Tripla (TMR) e Redundância no Tempo (TR), um esquema de proteção foi projetado e implementado em alto nível no microprocessador alvo usando apenas portas lógicas padrões. O esquema projetado preserva as características da arquitetura padrão de tal forma que a reusabilidade das aplicações do microprocessador é garantida. Um típico fluxo de projeto de circuitos integrados foi desenvolvido através de ferramentas de CAD comerciais. Testes funcionais e injeções de falhas através da simulação de execuções de benchmarks foram realizados como um teste de verificação do projeto. Além disto, detalhes do projeto do circuito integrado tolerante a falhas e resultados em área, performance e potência foram comparados com uma versão não protegida do microprocessador. A área do core aumentou 102,64 % para proteger o circuito alvo contra SETs e SEUs. A performance foi degrada em 12,73 % e o consumo de potência cresceu cerca de 49 % para um conjunto de benchmarks. A área resultante do chip robusto foi aproximadamente 5,707 mm². / The advance of the IC technologies raises important issues related to the reliability and robustness of electronic systems. The transistor scale by shrinking its geometry, the voltage reduction, the lesser capacitances and therefore smaller currents and charges to supply the circuits, besides the higher clock frequencies, have made the IC more vulnerable to faults, especially those faults caused by electrical noise or radiationinduced effects. The radiation-induced effects known as Soft Single Event Effects (Soft SEEs) can be classified into: direct Single Event Upsets (SEUs) at nodes of storage elements that result in bit flips; and Single Event Transient (SET) pulses at any circuit node. Especially SETs on combinational circuits might propagate itself up to the storage elements and might be captured. These erroneous storages can be also called indirect SEUs. Faults like SETs and SEUs can provoke errors in functional operations of an IC. The known Soft Errors (SEs) are characterized by values stored wrongly on memory elements during the use of the IC. They can make serious consequences in IC applications due to their non-permanent and non-recurring nature. By these reasons, protection mechanisms to avoid SEs by using fault-tolerance techniques, at least in one abstraction level of the design, are currently fundamental to improve the reliability of systems. In this dissertation work, a fault-tolerant IC version of a mass-produced 8-bit microprocessor from the M68HC11 family was designed. It is able to tolerate SETs and SEUs. Based on the Triple Modular Redundancy (TMR) and Time Redundancy (TR) fault-tolerance techniques, a protection scheme was designed and implemented at high level in the target microprocessor by using only standard logic gates. The designed scheme preserves the standard-architecture characteristics in such way that the reusability of microprocessor applications is guaranteed. A typical IC design flow was developed by means of commercial CAD tools. Functional testing and fault injection simulations through benchmark executions were performed as a design verification testing. Furthermore, fault-tolerant IC design issues and results in area, performance and power were compared with a non-protected microprocessor version. The core area increased by 102.64 % to protect the target circuit against SETs and SEUs. The performance was degraded in 12.73 % and the power consumption grew around 49 % for a set of benchmarks. The resulting area of the robust chip was approximately 5.707 mm².

Diferente do projeto de sistemas digitais, no qual as técnicas de projeto e ferramentas CAD vêm apresentando uma crescente evolução acompanhada da redução de seus preços, o projeto de sistemas analógicos CMOS ainda apresenta uma forte correlação com a experiência do projetista. Dentro deste contexto, importantes fatores como caracterização de tecnologia, modelamento de dispositivos e metodologia de projeto devem ser considerados. Este trabalho apresenta um estudo destes importantes fatores necessários para se realizar o projeto de um sistema analógico com menor custo, bom desempenho e reduzido tempo de projeto. Primeiramente, é necessária uma extensa caracterização da tecnologia CMOS a ser usada, onde os parâmetros que descrevem as caracteristicas elétricas dos dispositivos são obtidos. A partir desta caracterização e das especificações requeridas para o circuito, é feita uma modelagem e sintese a fim de se obter as dimensões dos transistores. Ferramentas para a análise do desempenho elétrico são utilizadas a seguir, antes de se realizar a descrição geométrica (layout) do circuito. Com o layout pronto, uma nova simulação elétrica é feita incluindo os efeitos geométricos, incluindo-se os parasitas R, C e L extraídos do layout. Se os resultados forem satisfatórios, o circuito está pronto para fabricação; havendo degradação do desempenho esperado, uma nova iteração de projeto é realizada. Mais especificamente, este trabalho ilustra o processo de análise de vários circuitos analógicos, assim como as caracteristicas de cada circuito em questão, empregando diferentes metodologias de projeto. Uma metodologia de projeto convencional, baseada em modelos onde se obtém uma equação explícita para a corrente válida na região de operação de saturação do transistor, e uma metodologia de projeto baseada na caracteristica g,/ID do transistor, que apresenta uma sintese unificada, considerando todas as regiões de operação do transistor MOS. Os circuitos a serem analisados e projetados neste trabalho são blocos considerados básicos para construção da maioria dos sistemas analógicos usados atualmente, como, por exemplo, Moduladores Sigma-Delta. Tais blocos são amplificadores, comparadores e filtros analógicos. A metodologia de projeto, baseada em parâmetros do modelo elétrico, é apresentada, enfatizando a caracteristica ~,/ID do transistor. Simulações elétricas serão realizadas (esquemático e layout extraído) para cada bloco, validando-se o projeto para as especificações requeridas. / Design techniques and CAD tools for digital systems are advancing rapidly at decreasing cost, while CMOS analog circuit design is related mostly with the individual experience and background of the designer. Therefore, the design of an analog circuit depends on several factors such as a reliable design methodology, good modeling and circuit fabrication technology characterization. This work presents a study of these factors that allow an analog system to be designed with high quality and performance at low cost, in a reasonable design time. First, an extensive characterization of the technology must be developed, where a11 the parameters that describe the electrical properties of the device are obtained. When this task is complete, an extensive analysis and modeling is made, transforming specifications into circuits with the transistor dimensions calculated. This leads to another important task - using electrical simulation to predict the performance of the circuit. Once the performance goals are satisfied, the designer is faced with the task of geometrical description (layout) of the circuit. Once the layout is finished, it is necessary to include the geometrical effects in a post-extraction simulation. If the results are satisfactory, the circuit is ready for fabrication. In case the specifications are not met, new design iteration must be undertaken. Most of this work focuses on the analysis of several analog circuits, including their functionality, using different design methodologies. A "conventional" design methodology, based on the modeling where a current equation is obtained considering that the transistor is in the saturation region, and a design methodology based on the gm/ID characteristic, that allows a unified synthesis methodology in a11 regions of operation of the transistor. The analog circuits to be analyzed and designed in this work are basic building blocks (amplifiers, comparators and analog filters) that find vast applications today, including an application of interest - Sigma-Delta Modulators. The design methodology based on the g,,lI~ characteristic, and the electrical device parameters related to them, are exercised in this work. In order to demonstrate this analysis, electrical simulations (schematic and extracted layout) of performance will be obtained for each block.

O advento da utilização de circuitos integrados pela sociedade se deu por dois motivos. O primeiro consiste na miniaturização das dimensões dos dispositivos integrados. Essa miniaturização permitiu a construção de dispositivos menores, mais rápidos e que consomem menos frequência. O outro fator é a utilização da metodologia baseada em biblioteca de células. Esta metodologia permite o projeto de um circuito eficiente em um curto espaço de tempo. Com a redução dos dispositivos, novos fatores que eram desconsiderados no fluxo automático passaram a ter importância. Dentre eles podemos citar o consumo estático, a variabilidade, a manufaturabilidade e o envelhecimento. Alguns desses fatores, como o consumo estático e a variabilidade, já estão integrados à metodologia baseada em biblioteca de células. Os efeitos de envelhecimento tem sua degradação aumentada a cada novo processo tecnológico, assim como tem aumentado também a sua importância em relação à confiabilidade do circuito ao longo da sua vida útil. Este trabalho irá explorar estes efeitos de envelhecimento no projeto de circuitos integrados digitais. Dentre as principais contribuições pode-se destacar a definição de um custo de envelhecimento na definição de portas lógicas, que pode ser explorado pelos algoritmos de síntese lógica para obterem um circuito mais confiável. Este custo também pode ser utilizado pelas ferramentas de análise a fim de obter uma estimativa da degradação que o circuito proposto irá sofrer ao longo da sua vida útil. Além disso, é apresentada uma proposta de reordenamento estrutural do arranjo de transistores em portas lógicas, a fim de tratar os efeitos de envelhecimento nos níveis mais iniciais do fluxo. Por fim, uma análise simplificada de características a serem exploradas ao nível de circuito é discutida utilizando o auxílio do projeto de portas lógicas complexas. Os resultados apresentam uma boa e rápida estimativa da degradação das portas lógicas. A reestruturação do arranjo dos transistores tem se apresentado como uma boa alternativa ao projeto de circuitos mais confiáveis. Além disso, a utilização de arranjos mais complexos também é uma excelente alternativa que explora a robustez intrínseca da associação de transistores em série. Além disso, as alternativas propostas podem ser utilizadas em conjunto com técnicas já existentes na literatura. / The increased presence of integrated circuit (IC) in the people’s life has occurred for main two reasons. The first is the aggressive scaling of integrated device dimensions. This miniaturization enabled the construction of smaller, faster and lower power consumption devices. The other factor is the use of a cell based methodology in IC design. This methodology is able to provide efficient circuits in a short time. With the devices scaling, new factors that were usually ignored in micrometer technologies have become relevant in nanometer designs. Among them, it can be mentioned the static consumption, process parameters variability, manufacturability and aging effects. Some of these factors, such as static consumption and variability, are already taken into account by the standard cell design methodology. On the other hand, the degradation caused by aging effects has increased at each new technology node, as well as the importance in relation to the circuit reliability throughout its entire lifetime has also increased. This thesis explores such aging effects in the design of digital IC. The main contributions can be highlighted as the definition of a cost of aging that can be exploited by logic synthesis algorithms to produce a more reliable circuit. This cost can be also used by the analysis tools in order to obtain an estimative of the degradation that specific circuit experiences throughout their lifetime. In addition, a proposal to reorder the transistor structural arrangement of logic gates is presented in order to treat the effects of aging on initial steps in the design flow. Finally, a simplified analysis of the characteristics to be exploited at circuit level is performed exploring details of the design of complex logic gates. The aging cost results have given a good and fast prediction of logic gates degradation. The transistor arrangement restructuring approach is a good alternative to design more reliable circuits. Furthermore, the use of complex arrangements is also an excellent alternative which exploits the intrinsic robustness of series transistors association. Moreover, the discussed approaches can be easily used together with existing techniques in the literature to achieve better results.

[pt] As técnicas de otimização multicritérios, que tiveram sua origem na área econômica, são necessárias na busca de soluções em qualquer ambiente onde existam objetivos competindo entre si. Nestes ambientes pode não existir uma solução ótima para determinado problema e sim soluções de compromisso entre os vários objetivos conflitantes. Uma das muitas áreas onde múltiplos objetivos coexistem é a área de Projetos de Circuitos Eletrônicos, onde desde um compromisso entre ganho e banda passante até compromissos bem mais complexos são freqüentemente encontrados. Para circuitos com alguma complexidade, processos analíticos são virtualmente inviáveis, tornando-se assim indispensável a utilização do computador como instrumento de projeto. Foi desenvolvido, então, um pacote em FORTRAN com aproximadamente 3.000 linhas de instrução para projetar nominalmente circuitos eletrônicos não lineares. Este pacote, respeitando a topologia fornecida para o circuito, atribui valores aos parâmetros de projeto, no caso valores de resistores, capacitores e indutores, de forma a atingir as especificações solicitadas. As opções existentes de projeto que foram implementadas são as seguintes: especificação das tensões nodais DC e/ou polarização de transistores e/ou faixa dinâmica e/ou impedância de entrada e/ou impedância de saída nas freqüências desejadas, além de poder ser escolhida a faixa de variação dos parâmetros de projeto. Estão contidos também, modelos globais (DC/AC) dos dispositivos eletrônicos mais comuns que podem ser solicitados pelo usuário, conforme sua necessidade ao descrever o circuito. Os modelos disponíveis são os seguintes: diodo de junção, transistores bipolares npn e pnp e amplificador operacional com entrada bipolar. / [en] Multiple criterion optimization techniques must be used in environments which competing objetives. In such environments no optimal solution is attained, but only compromise solutions among all the competing objectives. One of these environments is the Designs of Electronic Circuits, whose design compromises generally range from gain and bandwith to much more complex ones. For somewhat complex circuits, analitical processes are virtually unfeasible, so a digital computer has to be used as an instrument for calculus. Thus, a FORTRAN package was written to design nominally non-linear electronic circuits. This package, maintaining the circuit topology unchanged, gives values to resisters, capacitors and inductores so that it may meet the design requirements. The design options provided by the package are: specification of the node voltages and/or total biasing bipolar transistors (Vce - Ic) and/or total power comsumption and/or frequency response and/or input impedance and/or output impedance and/or dynamic range. All these options can be requested limiting the range of variation in the design parameters (resistors, capacitors and inductors) The package still provides global models for semiconductor devides which are: junction diode, bipolar npn/pnp transistors and an operational amplifier macro-model. The design options offered and the general purpose structure of the package provide a favorable environment for the application of the multiple criterion optimization techniques.

O avanço das tecnologias de circuitos integrados (CIs) levanta importantes questões relacionadas à confiabilidade e à robustez de sistemas eletrônicos. A diminuição da geometria dos transistores, a redução dos níveis de tensão, as menores capacitâncias e portanto menores correntes e cargas para alimentar os circuitos, além das freqüências de relógio elevadas, têm tornado os CIs mais vulneráveis a falhas, especialmente àquelas causadas por ruído elétrico ou por efeitos induzidos pela radiação. Os efeitos induzidos pela radiação conhecidos como Soft Single Event Effects (Soft SEEs) podem ser classificados em: Single Event Upsets (SEUs) diretos em nós de elementos de armazenagem que resultam em inversões de bits; e pulsos transientes Single Event Transients (SETs) em qualquer nó do circuito. Especialmente SETs em circuitos combinacionais podem se propagar até os elementos de armazenagem e podem ser capturados. Estas errôneas armazenagens podem também serem chamadas de SEUs indiretos. Falhas como SETs e SEUs podem provocar erros em operações funcionais de um CI. Os conhecidos Soft Errors (SEs) são caracterizados por valores armazenados erradamente em elementos de memória durante o uso do CI. SEs podem produzir sérias conseqüências em aplicações de CIs devido à sua natureza não permanente e não recorrente. Por essas razões, mecanismos de proteção para evitar SEs através de técnicas de tolerância a falhas, no mínimo em um nível de abstração do projeto, são atualmente fundamentais para melhorar a confiabilidade de sistemas. Neste trabalho de dissertação, uma versão tolerante a falhas de um microprocessador 8-bits de produção em massa da família M68HC11 foi projetada. A arquitetura é capaz de tolerar SETs e SEUs. Baseado nas técnicas de Redundância Modular Tripla (TMR) e Redundância no Tempo (TR), um esquema de proteção foi projetado e implementado em alto nível no microprocessador alvo usando apenas portas lógicas padrões. O esquema projetado preserva as características da arquitetura padrão de tal forma que a reusabilidade das aplicações do microprocessador é garantida. Um típico fluxo de projeto de circuitos integrados foi desenvolvido através de ferramentas de CAD comerciais. Testes funcionais e injeções de falhas através da simulação de execuções de benchmarks foram realizados como um teste de verificação do projeto. Além disto, detalhes do projeto do circuito integrado tolerante a falhas e resultados em área, performance e potência foram comparados com uma versão não protegida do microprocessador. A área do core aumentou 102,64 % para proteger o circuito alvo contra SETs e SEUs. A performance foi degrada em 12,73 % e o consumo de potência cresceu cerca de 49 % para um conjunto de benchmarks. A área resultante do chip robusto foi aproximadamente 5,707 mm². / The advance of the IC technologies raises important issues related to the reliability and robustness of electronic systems. The transistor scale by shrinking its geometry, the voltage reduction, the lesser capacitances and therefore smaller currents and charges to supply the circuits, besides the higher clock frequencies, have made the IC more vulnerable to faults, especially those faults caused by electrical noise or radiationinduced effects. The radiation-induced effects known as Soft Single Event Effects (Soft SEEs) can be classified into: direct Single Event Upsets (SEUs) at nodes of storage elements that result in bit flips; and Single Event Transient (SET) pulses at any circuit node. Especially SETs on combinational circuits might propagate itself up to the storage elements and might be captured. These erroneous storages can be also called indirect SEUs. Faults like SETs and SEUs can provoke errors in functional operations of an IC. The known Soft Errors (SEs) are characterized by values stored wrongly on memory elements during the use of the IC. They can make serious consequences in IC applications due to their non-permanent and non-recurring nature. By these reasons, protection mechanisms to avoid SEs by using fault-tolerance techniques, at least in one abstraction level of the design, are currently fundamental to improve the reliability of systems. In this dissertation work, a fault-tolerant IC version of a mass-produced 8-bit microprocessor from the M68HC11 family was designed. It is able to tolerate SETs and SEUs. Based on the Triple Modular Redundancy (TMR) and Time Redundancy (TR) fault-tolerance techniques, a protection scheme was designed and implemented at high level in the target microprocessor by using only standard logic gates. The designed scheme preserves the standard-architecture characteristics in such way that the reusability of microprocessor applications is guaranteed. A typical IC design flow was developed by means of commercial CAD tools. Functional testing and fault injection simulations through benchmark executions were performed as a design verification testing. Furthermore, fault-tolerant IC design issues and results in area, performance and power were compared with a non-protected microprocessor version. The core area increased by 102.64 % to protect the target circuit against SETs and SEUs. The performance was degraded in 12.73 % and the power consumption grew around 49 % for a set of benchmarks. The resulting area of the robust chip was approximately 5.707 mm².

abstract: Time-interleaved analog to digital converters (ADCs) have become critical components in high-speed communication systems. Consumers demands for smaller size, more bandwidth and more features from their communication systems have driven the market to use modern complementary metal-oxide-semiconductor (CMOS) technologies with shorter channel-length transistors and hence a more compact design. Downscaling the supply voltage which is required in submicron technologies benefits digital circuits in terms of power and area. Designing accurate analog circuits, however becomes more challenging due to the less headroom. One way to overcome this problem is to use calibration to compensate for the loss of accuracy in analog circuits. Time-interleaving increases the effective data conversion rate in ADCs while keeping the circuit requirements the same. However, this technique needs special considerations as other design issues associated with using parallel identical channels emerge. The first and the most important is the practical issue of timing mismatch between channels, also called sample-time error, which can directly affect the performance of the ADC. Many techniques have been developed to tackle this issue both in analog and digital domains. Most of these techniques have high complexities especially when the number of channels exceeds 2 and some of them are only valid when input signal is a single tone sinusoidal which limits the application. This dissertation proposes a sample-time error calibration technique which bests the previous techniques in terms of simplicity, and also could be used with arbitrary input signals. A 12-bit 650 MSPS pipeline ADC with 1.5 GHz analog bandwidth for digital beam forming systems is designed in IBM 8HP BiCMOS 130 nm technology. A front-end sample-and-hold amplifier (SHA) was also designed to compare with an SHA-less design in terms of performance, power and area. Simulation results show that the proposed technique is able to improve the SNDR by 20 dB for a mismatch of 50% of the sampling period and up to 29 dB at 37% of the Nyquist frequency. The designed ADC consumes 122 mW in each channel and the clock generation circuit consumes 142 mW. The ADC achieves 68.4 dB SNDR for an input of 61 MHz. / Dissertation/Thesis / Doctoral Dissertation Electrical Engineering 2017

abstract: Digital architectures for data encryption, processing, clock synthesis, data transfer, etc. are susceptible to radiation induced soft errors due to charge collection in complementary metal oxide semiconductor (CMOS) integrated circuits (ICs). Radiation hardening by design (RHBD) techniques such as double modular redundancy (DMR) and triple modular redundancy (TMR) are used for error detection and correction respectively in such architectures. Multiple node charge collection (MNCC) causes domain crossing errors (DCE) which can render the redundancy ineffectual. This dissertation describes techniques to ensure DCE mitigation with statistical confidence for various designs. Both sequential and combinatorial logic are separated using these custom and computer aided design (CAD) methodologies. Radiation vulnerability and design overhead are studied on VLSI sub-systems including an advanced encryption standard (AES) which is DCE mitigated using module level coarse separation on a 90-nm process with 99.999% DCE mitigation. A radiation hardened microprocessor (HERMES2) is implemented in both 90-nm and 55-nm technologies with an interleaved separation methodology with 99.99% DCE mitigation while achieving 4.9% increased cell density, 28.5 % reduced routing and 5.6% reduced power dissipation over the module fences implementation. A DMR register-file (RF) is implemented in 55 nm process and used in the HERMES2 microprocessor. The RF array custom design and the decoders APR designed are explored with a focus on design cycle time. Quality of results (QOR) is studied from power, performance, area and reliability (PPAR) perspective to ascertain the improvement over other design techniques. A radiation hardened all-digital multiplying pulsed digital delay line (DDL) is designed for double data rate (DDR2/3) applications for data eye centering during high speed off-chip data transfer. The effect of noise, radiation particle strikes and statistical variation on the designed DDL are studied in detail. The design achieves the best in class 22.4 ps peak-to-peak jitter, 100-850 MHz range at 14 pJ/cycle energy consumption. Vulnerability of the non-hardened design is characterized and portions of the redundant DDL are separated in custom and auto-place and route (APR). Thus, a range of designs for mission critical applications are implemented using methodologies proposed in this work and their potential PPAR benefits explored in detail. / Dissertation/Thesis / Doctoral Dissertation Electrical Engineering 2017

O advento da utilização de circuitos integrados pela sociedade se deu por dois motivos. O primeiro consiste na miniaturização das dimensões dos dispositivos integrados. Essa miniaturização permitiu a construção de dispositivos menores, mais rápidos e que consomem menos frequência. O outro fator é a utilização da metodologia baseada em biblioteca de células. Esta metodologia permite o projeto de um circuito eficiente em um curto espaço de tempo. Com a redução dos dispositivos, novos fatores que eram desconsiderados no fluxo automático passaram a ter importância. Dentre eles podemos citar o consumo estático, a variabilidade, a manufaturabilidade e o envelhecimento. Alguns desses fatores, como o consumo estático e a variabilidade, já estão integrados à metodologia baseada em biblioteca de células. Os efeitos de envelhecimento tem sua degradação aumentada a cada novo processo tecnológico, assim como tem aumentado também a sua importância em relação à confiabilidade do circuito ao longo da sua vida útil. Este trabalho irá explorar estes efeitos de envelhecimento no projeto de circuitos integrados digitais. Dentre as principais contribuições pode-se destacar a definição de um custo de envelhecimento na definição de portas lógicas, que pode ser explorado pelos algoritmos de síntese lógica para obterem um circuito mais confiável. Este custo também pode ser utilizado pelas ferramentas de análise a fim de obter uma estimativa da degradação que o circuito proposto irá sofrer ao longo da sua vida útil. Além disso, é apresentada uma proposta de reordenamento estrutural do arranjo de transistores em portas lógicas, a fim de tratar os efeitos de envelhecimento nos níveis mais iniciais do fluxo. Por fim, uma análise simplificada de características a serem exploradas ao nível de circuito é discutida utilizando o auxílio do projeto de portas lógicas complexas. Os resultados apresentam uma boa e rápida estimativa da degradação das portas lógicas. A reestruturação do arranjo dos transistores tem se apresentado como uma boa alternativa ao projeto de circuitos mais confiáveis. Além disso, a utilização de arranjos mais complexos também é uma excelente alternativa que explora a robustez intrínseca da associação de transistores em série. Além disso, as alternativas propostas podem ser utilizadas em conjunto com técnicas já existentes na literatura. / The increased presence of integrated circuit (IC) in the people’s life has occurred for main two reasons. The first is the aggressive scaling of integrated device dimensions. This miniaturization enabled the construction of smaller, faster and lower power consumption devices. The other factor is the use of a cell based methodology in IC design. This methodology is able to provide efficient circuits in a short time. With the devices scaling, new factors that were usually ignored in micrometer technologies have become relevant in nanometer designs. Among them, it can be mentioned the static consumption, process parameters variability, manufacturability and aging effects. Some of these factors, such as static consumption and variability, are already taken into account by the standard cell design methodology. On the other hand, the degradation caused by aging effects has increased at each new technology node, as well as the importance in relation to the circuit reliability throughout its entire lifetime has also increased. This thesis explores such aging effects in the design of digital IC. The main contributions can be highlighted as the definition of a cost of aging that can be exploited by logic synthesis algorithms to produce a more reliable circuit. This cost can be also used by the analysis tools in order to obtain an estimative of the degradation that specific circuit experiences throughout their lifetime. In addition, a proposal to reorder the transistor structural arrangement of logic gates is presented in order to treat the effects of aging on initial steps in the design flow. Finally, a simplified analysis of the characteristics to be exploited at circuit level is performed exploring details of the design of complex logic gates. The aging cost results have given a good and fast prediction of logic gates degradation. The transistor arrangement restructuring approach is a good alternative to design more reliable circuits. Furthermore, the use of complex arrangements is also an excellent alternative which exploits the intrinsic robustness of series transistors association. Moreover, the discussed approaches can be easily used together with existing techniques in the literature to achieve better results.

Diferente do projeto de sistemas digitais, no qual as técnicas de projeto e ferramentas CAD vêm apresentando uma crescente evolução acompanhada da redução de seus preços, o projeto de sistemas analógicos CMOS ainda apresenta uma forte correlação com a experiência do projetista. Dentro deste contexto, importantes fatores como caracterização de tecnologia, modelamento de dispositivos e metodologia de projeto devem ser considerados. Este trabalho apresenta um estudo destes importantes fatores necessários para se realizar o projeto de um sistema analógico com menor custo, bom desempenho e reduzido tempo de projeto. Primeiramente, é necessária uma extensa caracterização da tecnologia CMOS a ser usada, onde os parâmetros que descrevem as caracteristicas elétricas dos dispositivos são obtidos. A partir desta caracterização e das especificações requeridas para o circuito, é feita uma modelagem e sintese a fim de se obter as dimensões dos transistores. Ferramentas para a análise do desempenho elétrico são utilizadas a seguir, antes de se realizar a descrição geométrica (layout) do circuito. Com o layout pronto, uma nova simulação elétrica é feita incluindo os efeitos geométricos, incluindo-se os parasitas R, C e L extraídos do layout. Se os resultados forem satisfatórios, o circuito está pronto para fabricação; havendo degradação do desempenho esperado, uma nova iteração de projeto é realizada. Mais especificamente, este trabalho ilustra o processo de análise de vários circuitos analógicos, assim como as caracteristicas de cada circuito em questão, empregando diferentes metodologias de projeto. Uma metodologia de projeto convencional, baseada em modelos onde se obtém uma equação explícita para a corrente válida na região de operação de saturação do transistor, e uma metodologia de projeto baseada na caracteristica g,/ID do transistor, que apresenta uma sintese unificada, considerando todas as regiões de operação do transistor MOS. Os circuitos a serem analisados e projetados neste trabalho são blocos considerados básicos para construção da maioria dos sistemas analógicos usados atualmente, como, por exemplo, Moduladores Sigma-Delta. Tais blocos são amplificadores, comparadores e filtros analógicos. A metodologia de projeto, baseada em parâmetros do modelo elétrico, é apresentada, enfatizando a caracteristica ~,/ID do transistor. Simulações elétricas serão realizadas (esquemático e layout extraído) para cada bloco, validando-se o projeto para as especificações requeridas. / Design techniques and CAD tools for digital systems are advancing rapidly at decreasing cost, while CMOS analog circuit design is related mostly with the individual experience and background of the designer. Therefore, the design of an analog circuit depends on several factors such as a reliable design methodology, good modeling and circuit fabrication technology characterization. This work presents a study of these factors that allow an analog system to be designed with high quality and performance at low cost, in a reasonable design time. First, an extensive characterization of the technology must be developed, where a11 the parameters that describe the electrical properties of the device are obtained. When this task is complete, an extensive analysis and modeling is made, transforming specifications into circuits with the transistor dimensions calculated. This leads to another important task - using electrical simulation to predict the performance of the circuit. Once the performance goals are satisfied, the designer is faced with the task of geometrical description (layout) of the circuit. Once the layout is finished, it is necessary to include the geometrical effects in a post-extraction simulation. If the results are satisfactory, the circuit is ready for fabrication. In case the specifications are not met, new design iteration must be undertaken. Most of this work focuses on the analysis of several analog circuits, including their functionality, using different design methodologies. A "conventional" design methodology, based on the modeling where a current equation is obtained considering that the transistor is in the saturation region, and a design methodology based on the gm/ID characteristic, that allows a unified synthesis methodology in a11 regions of operation of the transistor. The analog circuits to be analyzed and designed in this work are basic building blocks (amplifiers, comparators and analog filters) that find vast applications today, including an application of interest - Sigma-Delta Modulators. The design methodology based on the g,,lI~ characteristic, and the electrical device parameters related to them, are exercised in this work. In order to demonstrate this analysis, electrical simulations (schematic and extracted layout) of performance will be obtained for each block.

abstract: ABSTRACT Developing new non-traditional device models is gaining popularity as the silicon-based electrical device approaches its limitation when it scales down. Membrane systems, also called P systems, are a new class of biological computation model inspired by the way cells process chemical signals. Spiking Neural P systems (SNP systems), a certain kind of membrane systems, is inspired by the way the neurons in brain interact using electrical spikes. Compared to the traditional Boolean logic, SNP systems not only perform similar functions but also provide a more promising solution for reliable computation. Two basic neuron types, Low Pass (LP) neurons and High Pass (HP) neurons, are introduced. These two basic types of neurons are capable to build an arbitrary SNP neuron. This leads to the conclusion that these two basic neuron types are Turing complete since SNP systems has been proved Turing complete. These two basic types of neurons are further used as the elements to construct general-purpose arithmetic circuits, such as adder, subtractor and comparator. In this thesis, erroneous behaviors of neurons are discussed. Transmission error (spike loss) is proved to be equivalent to threshold error, which makes threshold error discussion more universal. To improve the reliability, a new structure called motif is proposed. Compared to Triple Modular Redundancy improvement, motif design presents its efficiency and effectiveness in both single neuron and arithmetic circuit analysis. DRAM-based CMOS circuits are used to implement the two basic types of neurons. Functionality of basic type neurons is proved using the SPICE simulations. The motif improved adder and the comparator, as compared to conventional Boolean logic design, are much more reliable with lower leakage, and smaller silicon area. This leads to the conclusion that SNP system could provide a more promising solution for reliable computation than the conventional Boolean logic. / Dissertation/Thesis / M.S. Electrical Engineering 2013