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<p> Systems of differential-algebraic equations (DAEs) arise in applications such as circuit simulation, models of chemical processes, optimal control, and multi-body dynamics. Informally, the index of a DAE is the number of differentiations needed to convert it to an ordinary differential equation. The index generally indicates the difficulty of solving a DAE problem. The higher the index of a DAE, the more difficult it is to solve it numerically.</p> <p> Structural index analysis plays a crucial role in solving DAE problems. In this thesis, we present two methods for index analysis, namely, Pryce's structural analysis (SA) and Linninger's symbolic-numeric (SN) analysis. We provide a Matlab tool implementing these two approaches: an Automatic Structural Index Analyzer (ASIA). We discuss the underlying algorithms, which include generating a signature matrix and computing SA index, computing a system Jacobian, and generating a symbolic-numeric matrix and computing SN index. We also present implementation issues and illustrate how ASIA is used.</p> <p> Numerical experiments show that ASIA can produce reliable structural information. We also show examples on which structural analysis fails, and how ASIA detects such situations.<p> / Thesis / Master of Science (MSc)

A new full-wave surface impedance integral equation method is presented for three-dimensional arbitrary-shaped interconnect parasitic extraction in layered media. Various new ways of applying voltage and current excitations for electromagnetic-circuit simulation are introduced. A new algorithm is proposed for matrix formation of electromagnetic-circuit simulation, low frequency solution and layered media so that it can be easily integrated to a Rao-Wilton-Glisson based method of moment code. Two mixed potential integral equation forms of the electric field integral equation are adapted along with the Michalski-Mosig formulations for layered kernels to model electromagnetic interactions of interconnects in layered media over a conducting substrate. The layered kernels are computed directly for controllable accuracy. The proposed methods are validated against existing methods for both electromagnetic and electromagnetic-circuit problems.

In this document we review the status of existing techniques for nonlinear model order reduction by investigating how well these techniques perform for typical industrial needs. In particular the TPWL-method (Trajectory Piecewise Linear-method) and the POD-approach (Proper Orthogonal Decomposion) is taken under consideration. We address several questions that are (closely) related to both the theory and application of nonlinear model order reduction techniques. The goal of this document is to provide an overview of available methods together with a classification of nonlinear problems that in principle could be handled by these methods.

O efeito das variações intrínsecas afetando parâmetros elétricos de circuitos fabricados com tecnologia CMOS de escala nanométrica apresenta novos desafios para o yield de circuitos integrados. Este trabalho apresenta modelos para representar variações físicas que afetam transistores projetados em escala sub-micrônica e metodologias computacionalmente eficientes para simular estes dispositivos utilizando ferramentas de Electronic Design Automation (EDA). O trabalho apresenta uma investigação sobre o estado-da-arte de modelos para variabilidade em nível de simulação de transistor. Modelos de variações no processo de fabricação (RDF, LER, etc) e confiabilidade (NBTI, RTS, etc) são investigados e um novo modelo estatístico para a simulação de Random Telegraph Signal (RTS) e Bias Temperature Instability (BTI) para circuitos digitais é proposta. A partir desses modelos de dispositivo, o trabalho propõe modelos eficientes para analisar a propagação desses fenômenos para o nível de circuito através de simulação. As simulações focam no impacto de variabilidade em três diferentes aspectos do projeto de circuitos integrados digitais: caracterização de biblioteca de células, análise de violações de tempo de hold e células SRAM. Monte Carlo é a técnica mais conhecida e mais simples para simular o impacto da variabilidade para o nível elétrico do circuito. Este trabalho emprega Monte Carlo para a análise do skew em redes de distribuição do sinal de relógio e em caracterização de células SRAM considerando RTS. Contudo, simulações Monte Carlo exigem tempo de execução elevado. A fim de acelerar a análise do impacto de variabilidade em biblioteca de células este trabalho apresenta duas alternativas aMonte Carlo: 1) propagação de erros usando aproximação linear de primeira ordem e 2)Metodologia de Superfície de Resposta (RSM). As técnicas são validados usando circuitos de nível comercial, como a rede de clock de um chip comercial utilizando a tecnologia de 90nm e uma biblioteca de células usando um nó tecnológico de 32nm. / In nanometer scale complementary metal-oxide-semiconductor (CMOS) parameter variations pose a challenge for the design of high yield integrated circuits. This work presents models that were developed to represent physical variations affecting Deep- Submicron (DSM) transistors and computationally efficient methodologies for simulating these devices using Electronic Design Automation (EDA) tools. An investigation on the state-of-the-art of computer models and methodologies for simulating transistor variability is performed. Modeling of process variability and aging are investigated and a new statistical model for simulation of Random Telegraph Signal (RTS) in digital circuits is proposed. The work then focuses on methodologies for simulating these models at circuit level. The simulations focus on the impact of variability to three relevant aspects of digital integrated circuits design: library characterization, analysis of hold time violations and Static Random Access Memory (SRAM) cells. Monte Carlo is regarded as the "golden reference" technique to simulate the impact of process variability at the circuit level. This work employs Monte Carlo for the analysis of hold time and SRAM characterization. However Monte Carlo can be extremely time consuming. In order to speed-up variability analysis this work presents linear sensitivity analysis and Response Surface Methodology (RSM) for substitutingMonte Carlo simulations for library characterization. The techniques are validated using production level circuits, such as the clock network of a commercial chip using 90nm technology node and a cell library using a state-of-theart 32nm technology node.

A miniaturização dos transistores do tipo MOS traz consigo um aumento na variabilidade de seus parâmetros elétricos, originaria do processo de fabricação e de efeitos com dependência temporal, como ruídos e degradação (envelhecimento ou aging). Este aumento de variabilidade no nível de dispositivo se converte aos níveis de circuito e sistema como uma perda de confiabilidade ou de desempenho. Neste trabalho são apresentados métodos de simulação de efeitos causados por armadilhas de cargas (charge traps), como o NBTI e o RTS. Tomando como base simuladores elétricos comerciais, foi desenvolvida uma ferramenta capaz de simular a atividade das armadilhas durante uma simulação transiente. Para tanto, foi criado um componente em Verilog-A e um software de controle escrito em Perl. Dessa forma é possível analisar o impacto de traps (armadilhas) no comportamento do circuito considerando variações ambientais como tensões de operação, bem como analisar efeitos de ruído como o RTS e de aging como NBTI. Foram então desenvolvidos estudos de caso em um inversor, em um caminho crítico com cinco níveis lógicos e em uma memória SRAM de 32 bits, onde foi feita uma análise da relação do NBTI com o histórico do sinal de estresse no circuito. Em um segundo momento foi desenvolvido um método de análise do impacto de NBTI em circuitos digitais no nível de sistema, através de simulações de SSTA. Para tal estudo foi caracterizada a biblioteca NCSU FreePDK 45nm da Nangate, considerando o tempo como um corner, e então realizando-se uma simulação de SSTA em três caminhos críticos de diferentes complexidades. A fim de estudar a acuidade obtida nas simulações realizadas no nível do sistema, também foram realizadas simulações com o simulador elétrico desenvolvido e comparados os resultados. Observou-se um aumento na acuidade das simulações no nível do sistema quando complexidade do circuito estudado aumenta. Tal comportamento é explicado através do teorema do limite central. / The downscaling of MOS transistors leads to an increase of the variability of its electrical parameters generated both by fabrication process and by time dependent effects, such as noise and ageing. This increase of the variability at the device level turns into the circuit and systems level as a loss in the reliability or performance. This thesis presents the development of simulation methods for effects caused by traps, such as NBTI and RTS. Combining commercial electrical simulators, an enhanced Verilog-A transistor model and a control software developed in Perl, a simulation tool was created. The tool properly accounts for the activity of traps during transient electrical simulations. This way it is possible to evaluate the impact of traps in the behavior of circuits taking into account environmental variations, like supply voltage fluctuations, and evaluate noise effects like RTS and aging effects like NBTI. Case studies were carried out, considering an inverter, a five stages logic path and a SRAM, where the workload dependency on NBTI was evaluated. The impact of NBTI on combinational circuits on a system level is then evaluated through SSTA simulations. In order to perform this analysis, the Nangate NCSU FreePDK 45nm library was characterized and the circuit's age was considered as a time corner. SSTA simulations were performed in three paths of different complexities and then its results were compared with the results obtained with the electrical simulator developed showing an increase of accuracy of the SSTA method as a function of the circuit's complexity. This behavior is explained by the Central Limit Theorem.

Orientador: Norian Marranghello / Banca: Nobuo Oki / Banca: Wang Jiang Chau / Resumo: O objetivo deste trabalho é o desenvolvimento de uma arquitetura reconfigurável estaticamente, de um elemento de processamento (MPH) para o ambiente de simulação de circuitos ABACUS. Este elemento de processamento consiste de um conjunto de unidades funcionais que podem ser relacionadas por meio de algumas palavras de controle armazenadas na ROM, e cuja interconexão pode ser alterada para que o hardware de processamento se adapte ao modelo do elemento de circuito a ser simulado. O projeto foi descrito em linguagem VHDL e simulado com o auxílio do software QUARTUS II. / Abstract: The aim of this work is the development of a statically reconfigurable architecture, of a processing element (MPH) for the ABACUS circuit simulation environment. This processing element consists of a set of functional units that can be related by means of some control words stored in the ROM, and whose interconnection can be modified so that the processing hardware be adapted to the model of the circuit element to be simulated. The project was described in VHDL, and simulated with the aid of Quartus II software. / Mestre

O efeito das variações intrínsecas afetando parâmetros elétricos de circuitos fabricados com tecnologia CMOS de escala nanométrica apresenta novos desafios para o yield de circuitos integrados. Este trabalho apresenta modelos para representar variações físicas que afetam transistores projetados em escala sub-micrônica e metodologias computacionalmente eficientes para simular estes dispositivos utilizando ferramentas de Electronic Design Automation (EDA). O trabalho apresenta uma investigação sobre o estado-da-arte de modelos para variabilidade em nível de simulação de transistor. Modelos de variações no processo de fabricação (RDF, LER, etc) e confiabilidade (NBTI, RTS, etc) são investigados e um novo modelo estatístico para a simulação de Random Telegraph Signal (RTS) e Bias Temperature Instability (BTI) para circuitos digitais é proposta. A partir desses modelos de dispositivo, o trabalho propõe modelos eficientes para analisar a propagação desses fenômenos para o nível de circuito através de simulação. As simulações focam no impacto de variabilidade em três diferentes aspectos do projeto de circuitos integrados digitais: caracterização de biblioteca de células, análise de violações de tempo de hold e células SRAM. Monte Carlo é a técnica mais conhecida e mais simples para simular o impacto da variabilidade para o nível elétrico do circuito. Este trabalho emprega Monte Carlo para a análise do skew em redes de distribuição do sinal de relógio e em caracterização de células SRAM considerando RTS. Contudo, simulações Monte Carlo exigem tempo de execução elevado. A fim de acelerar a análise do impacto de variabilidade em biblioteca de células este trabalho apresenta duas alternativas aMonte Carlo: 1) propagação de erros usando aproximação linear de primeira ordem e 2)Metodologia de Superfície de Resposta (RSM). As técnicas são validados usando circuitos de nível comercial, como a rede de clock de um chip comercial utilizando a tecnologia de 90nm e uma biblioteca de células usando um nó tecnológico de 32nm. / In nanometer scale complementary metal-oxide-semiconductor (CMOS) parameter variations pose a challenge for the design of high yield integrated circuits. This work presents models that were developed to represent physical variations affecting Deep- Submicron (DSM) transistors and computationally efficient methodologies for simulating these devices using Electronic Design Automation (EDA) tools. An investigation on the state-of-the-art of computer models and methodologies for simulating transistor variability is performed. Modeling of process variability and aging are investigated and a new statistical model for simulation of Random Telegraph Signal (RTS) in digital circuits is proposed. The work then focuses on methodologies for simulating these models at circuit level. The simulations focus on the impact of variability to three relevant aspects of digital integrated circuits design: library characterization, analysis of hold time violations and Static Random Access Memory (SRAM) cells. Monte Carlo is regarded as the "golden reference" technique to simulate the impact of process variability at the circuit level. This work employs Monte Carlo for the analysis of hold time and SRAM characterization. However Monte Carlo can be extremely time consuming. In order to speed-up variability analysis this work presents linear sensitivity analysis and Response Surface Methodology (RSM) for substitutingMonte Carlo simulations for library characterization. The techniques are validated using production level circuits, such as the clock network of a commercial chip using 90nm technology node and a cell library using a state-of-theart 32nm technology node.

A miniaturização dos transistores do tipo MOS traz consigo um aumento na variabilidade de seus parâmetros elétricos, originaria do processo de fabricação e de efeitos com dependência temporal, como ruídos e degradação (envelhecimento ou aging). Este aumento de variabilidade no nível de dispositivo se converte aos níveis de circuito e sistema como uma perda de confiabilidade ou de desempenho. Neste trabalho são apresentados métodos de simulação de efeitos causados por armadilhas de cargas (charge traps), como o NBTI e o RTS. Tomando como base simuladores elétricos comerciais, foi desenvolvida uma ferramenta capaz de simular a atividade das armadilhas durante uma simulação transiente. Para tanto, foi criado um componente em Verilog-A e um software de controle escrito em Perl. Dessa forma é possível analisar o impacto de traps (armadilhas) no comportamento do circuito considerando variações ambientais como tensões de operação, bem como analisar efeitos de ruído como o RTS e de aging como NBTI. Foram então desenvolvidos estudos de caso em um inversor, em um caminho crítico com cinco níveis lógicos e em uma memória SRAM de 32 bits, onde foi feita uma análise da relação do NBTI com o histórico do sinal de estresse no circuito. Em um segundo momento foi desenvolvido um método de análise do impacto de NBTI em circuitos digitais no nível de sistema, através de simulações de SSTA. Para tal estudo foi caracterizada a biblioteca NCSU FreePDK 45nm da Nangate, considerando o tempo como um corner, e então realizando-se uma simulação de SSTA em três caminhos críticos de diferentes complexidades. A fim de estudar a acuidade obtida nas simulações realizadas no nível do sistema, também foram realizadas simulações com o simulador elétrico desenvolvido e comparados os resultados. Observou-se um aumento na acuidade das simulações no nível do sistema quando complexidade do circuito estudado aumenta. Tal comportamento é explicado através do teorema do limite central. / The downscaling of MOS transistors leads to an increase of the variability of its electrical parameters generated both by fabrication process and by time dependent effects, such as noise and ageing. This increase of the variability at the device level turns into the circuit and systems level as a loss in the reliability or performance. This thesis presents the development of simulation methods for effects caused by traps, such as NBTI and RTS. Combining commercial electrical simulators, an enhanced Verilog-A transistor model and a control software developed in Perl, a simulation tool was created. The tool properly accounts for the activity of traps during transient electrical simulations. This way it is possible to evaluate the impact of traps in the behavior of circuits taking into account environmental variations, like supply voltage fluctuations, and evaluate noise effects like RTS and aging effects like NBTI. Case studies were carried out, considering an inverter, a five stages logic path and a SRAM, where the workload dependency on NBTI was evaluated. The impact of NBTI on combinational circuits on a system level is then evaluated through SSTA simulations. In order to perform this analysis, the Nangate NCSU FreePDK 45nm library was characterized and the circuit's age was considered as a time corner. SSTA simulations were performed in three paths of different complexities and then its results were compared with the results obtained with the electrical simulator developed showing an increase of accuracy of the SSTA method as a function of the circuit's complexity. This behavior is explained by the Central Limit Theorem.

A miniaturização dos transistores do tipo MOS traz consigo um aumento na variabilidade de seus parâmetros elétricos, originaria do processo de fabricação e de efeitos com dependência temporal, como ruídos e degradação (envelhecimento ou aging). Este aumento de variabilidade no nível de dispositivo se converte aos níveis de circuito e sistema como uma perda de confiabilidade ou de desempenho. Neste trabalho são apresentados métodos de simulação de efeitos causados por armadilhas de cargas (charge traps), como o NBTI e o RTS. Tomando como base simuladores elétricos comerciais, foi desenvolvida uma ferramenta capaz de simular a atividade das armadilhas durante uma simulação transiente. Para tanto, foi criado um componente em Verilog-A e um software de controle escrito em Perl. Dessa forma é possível analisar o impacto de traps (armadilhas) no comportamento do circuito considerando variações ambientais como tensões de operação, bem como analisar efeitos de ruído como o RTS e de aging como NBTI. Foram então desenvolvidos estudos de caso em um inversor, em um caminho crítico com cinco níveis lógicos e em uma memória SRAM de 32 bits, onde foi feita uma análise da relação do NBTI com o histórico do sinal de estresse no circuito. Em um segundo momento foi desenvolvido um método de análise do impacto de NBTI em circuitos digitais no nível de sistema, através de simulações de SSTA. Para tal estudo foi caracterizada a biblioteca NCSU FreePDK 45nm da Nangate, considerando o tempo como um corner, e então realizando-se uma simulação de SSTA em três caminhos críticos de diferentes complexidades. A fim de estudar a acuidade obtida nas simulações realizadas no nível do sistema, também foram realizadas simulações com o simulador elétrico desenvolvido e comparados os resultados. Observou-se um aumento na acuidade das simulações no nível do sistema quando complexidade do circuito estudado aumenta. Tal comportamento é explicado através do teorema do limite central. / The downscaling of MOS transistors leads to an increase of the variability of its electrical parameters generated both by fabrication process and by time dependent effects, such as noise and ageing. This increase of the variability at the device level turns into the circuit and systems level as a loss in the reliability or performance. This thesis presents the development of simulation methods for effects caused by traps, such as NBTI and RTS. Combining commercial electrical simulators, an enhanced Verilog-A transistor model and a control software developed in Perl, a simulation tool was created. The tool properly accounts for the activity of traps during transient electrical simulations. This way it is possible to evaluate the impact of traps in the behavior of circuits taking into account environmental variations, like supply voltage fluctuations, and evaluate noise effects like RTS and aging effects like NBTI. Case studies were carried out, considering an inverter, a five stages logic path and a SRAM, where the workload dependency on NBTI was evaluated. The impact of NBTI on combinational circuits on a system level is then evaluated through SSTA simulations. In order to perform this analysis, the Nangate NCSU FreePDK 45nm library was characterized and the circuit's age was considered as a time corner. SSTA simulations were performed in three paths of different complexities and then its results were compared with the results obtained with the electrical simulator developed showing an increase of accuracy of the SSTA method as a function of the circuit's complexity. This behavior is explained by the Central Limit Theorem.