Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-24T06:48:19Z (GMT). No. of bitstreams: 1 Bozinis_GeorgeE_M.pdf: 2899398 bytes, checksum: 3d790d64c0c423b0e5a762078d44dc29 (MD5) Previous issue date: 1998 / Resumo: O texto está organizado de forma a mostrar quais são as etapas necessárias para projetar um conversor A/D utilizando a técnica de conversão 'sigma¿ 'delta¿. Neste contexto se faz: uma análise do quantizador de um bit, do modulador e do filtro decimador; o desenvolvimento de uma equação que, levando em consideração os parâmetros que caracterizam um filtro passa-baixas, calcula o valor mínimo para a relação sinal ruído deste conversor; a aferição desta equação obtida com a de Brandt [1], mostrando que as duas podem ser utilizadas em conjunto; e a otimização do demodulador quanto à taxa de operações realizadas (ou ocupação do processador utilizado para sua implementação). Como resultado adicional é achada uma expressão para o valor da energia do ruído na saída do modulador / Abstract: This paper presents a relationship between the parameters that characterize a low-pass decimation filter and the worst case signal-to-noise ratio (SNR) of a sigma delta AID converter. It establishes a minimurn value for the SNR including the effects of the modulator with explicit equations for orders one, two and three. The obtained relationship is useful for designing the decimation filter, which complies with the resolution of the targeted AID converter / Mestrado / Mestre em Engenharia Elétrica

Orientador: Carlos Ignacio Zamitti Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-20T12:52:05Z (GMT). No. of bitstreams: 1 Oliveira_BernadeteAparecidadeLima_M.pdf: 7535472 bytes, checksum: e73e28ddffdc140006b4037f05f8fbef (MD5) Previous issue date: 1991 / Resumo: Esta dissertação trata a especificação de um sistema de auditoria de testabilidade de projetos de CI's digitais baseados em células. Situa a utilização de um sistema como esse no ciclo de projeto, descreve metodologias de projeto para testabilidade, particularmente os métodos de projeto com "scan", e as regras de testabilidade associadas que esse auditor deve verificar. Descreve características de ferramentas de apoio ao projeto de CIs, com enfoque especial às que são dirigi das à síntese com testabilidade ou à verificação de técnicas de projeto para testabilidade. Aproveitando as facilidades de implementação proporcionadas pelas características dos sistemas especialistas, é especificado um sistema baseado em verificação de regras constantes de uma base de conhecimento. É descrito o protótipo implementado e são comentados resultados de processamento de casos práticos. Considerando os resultados obtidos com o protótipo e as perspectivas do ambiente de projeto de CI's digitais são fornecidas conclusões sobre a validade de sistemas de verificação como o sistema especificado / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Reginaldo Palazzo Junior / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T21:55:40Z (GMT). No. of bitstreams: 1 Gurian_ValdirAparecido_M.pdf: 4890106 bytes, checksum: c3e8aacc05ec659ffb442dc0b9162603 (MD5) Previous issue date: 1989 / Resumo: Este trabalho mostra que o desempenho de códigos TCM com estrutura de memória unitária, de 'k¿ entradas e 'n¿ saídas, associados a constelações em duas dimensões, é inferior ao desempenho de qualquer outro código TCM com mesmo comprimento total de memória (CTM), mesmo número de entradas (k) e mesmo número de saídas (n) associado à mesma constelação. Mostra também que uma modulação ótima não necessariamente apresentará o melhor desempenho quando estiver compondo um esquema combinado (modulação/codificação), pelo não casamento com o codificador. E ainda, faz uma análise comparativa para o desempenho dos códigos TCM entre diferentes constelações, em duas dimensões, e diferentes estruturas de memória do codificador, levantando características para essa forma combinada de comunicação / Abstract: This work shows that the performance of TCM codes with structure of unitary menory, of "k" inputs and "n" outputs, associated to constelations in two dimensions, is worse than the performance of any other TCM code with the same total memory length (CTM), the same number of ínputs (k) and the same number of outputs (k) associated to the same constelation. It also shows that the optimal modulation not necessariIy will present the best performance when compounding a combinec scheme (Modulation/Codification), due to the mismatch with the encoder. Finally, it is a made a made comparative analysis to the performance of the TCM codes between different constelations, in two dimensions, and different structures of memory of the coder, getting up characteristics to this combined way of communication / Mestrado / Mestre em Engenharia Elétrica

Orientador: Alberto Martins Jorge / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T22:52:00Z (GMT). No. of bitstreams: 1 BoturaJunior_Galdenoro_D.pdf: 7610299 bytes, checksum: 99e4ac14db7dfa4f0ccafe34071fdb1a (MD5) Previous issue date: 1991 / Resumo: Não informado / Abstract: Not informed. / Doutorado / Doutor em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-19T16:00:39Z (GMT). No. of bitstreams: 1 Leite_RogerioLara_M.pdf: 681548 bytes, checksum: 4d0c0a495d19d9b6c369eb38102a2ce4 (MD5) Previous issue date: 1994 / Resumo: Este trabalho comenta alguns aspectos importantes do teste automático de um cir­ cuito integrado digital. Apresenta os principais tipos de testes elétricos realizados por um equipamento automático de teste, comentando as diferenças dos testes dependendo da tecnologia do componente, nas diversas fases da vida de um circuito integrado digital. São descritos, de forma suscinta, os principais mecanismos de falhas em CI's digitais e são apresentadas as principais medições elétricas necessárias para avaliar o desempenho de um circuito integrado. Descrevemos também o equipamento automático de teste (ATE) e sua linguagem de programação, comentando como esta máquina é im­portante para testar circuitos integrados digitais. O trabalho termina com dois programas de teste reais, escritos em Pascal, comentando os resultados das medições de cada programa / Abstract: This work comments some important aspects of the digital integrated circuit auto­matic test. It presents the most common electrical tests done by an Automatic Test Equipment - ATE. The test differences depending on chip technology in the various steps of the integrated circuit life are commented. The main IC's digital faults and failures mechanisms are commented in a introductory way. The principal electrical measurements necessary to estimate the performance of an digital IC¿s presented. The architecture and the language of the ATE is presented , discussing how this machine is important to test digital integrated circuits. The work ends with two real test programs, written in Pascal commenting the results of the measurements of each test program / Mestrado / Mestre em Engenharia Elétrica

Orientador: Jose Geraldo Chiquito / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-20T03:38:33Z (GMT). No. of bitstreams: 1 Ciciliato_Vitor_D.pdf: 14147647 bytes, checksum: b52740feb464e2eab2adcd62e8dc0705 (MD5) Previous issue date: 1995 / Resumo: Uma das principais limitações do microscópio óptico é a sua pequena profundidade de campo, que é tão mais grave quanto maior for a resolução empregada. Esta limitação impede, em muitos casos, a obtenção de imagens onde o espécime aparece nítido em todo o campo visual. Este trabalho desenvolve várias técnicas de processamento digital de imagens para aumentar a profundidade de campo de imagens obtidas com o microscópio óptico. As imagens são adquiridas através de uma câmara de vídeo montada, com um adaptador, no tubo da ocular do microscópio. Através da seleção do número de imagens de entrada, o microscopista pode controlar a profundidade de campo na imagem resultante. Foram propostos dois métodos de processamento. O primeiro se baseia num método de enriquecimento de imagens para destacar bordas e formas conhecido por mascaramento não-nítido. O segundo se baseia num processo de ?recorte? e ?colagem? das regiões nítidas das imagens de entrada, sendo a posição do recorte determinada pelas curvas de nitidez destas imagens. Um processo matemático para a reconstrução do espaço-objeto, com a conseqüente eliminação da profundidade de campo, é desenvolvido através do modelamento do sistema óptico formado pela objetiva do microscópio. Determina-se a resposta impulsiva e a função de transferência deste sistema linear variante com o deslocamento... Observação: O resumo, na íntegra, poderá ser visualizado no texto completo da tese digital / Abstract: Not informed. / Doutorado / Doutor em Engenharia Elétrica

Orientador: Luiz Cesar Martini / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-28T11:57:19Z (GMT). No. of bitstreams: 1 LobainaPerez_Wilson_M.pdf: 4522179 bytes, checksum: 8919604c1cda8a700d6503fd88d1469c (MD5) Previous issue date: 2000 / Resumo: Neste trabalho é estudada e analisada uma classe de filtros chamada Filtros Condicionais Seletores de Posição "RCRS". Os filtros RCRS são analisados dentro de uma classe mais geral denominada Filtros Seletores de Posição "RS" (Rank Seletion), os quais caraterizam-se em colocar na suas saídas uma ordem estatística de um conjunto (amostras) de observação. Muitos outros filtros propostos previamente (ex. filtro mediano, o filtro mediano ponderado central "CWM", o filtro de ordem estatística ponderada "WOS"), e baseados na ordem de posição podem ser formulados através dos filtros RS. A única diferença de tais filtros está em qual informação é usada para decidir a ordem estatística selecionada que será colocada como saída. O tipo de informação usada nos filtros RCRS corresponde com o posicionamento das amostras observadas na entrada de onde surge o nome de Filtros Condicionais Seletores de Posição (Rank Conditioned Rank Selection Filters). Neste trabalho são apresentados também os resultados das simulações computacionais que ilustram o desempenho do filtro RCRS, assim como, a comparação com outros tipos de filtros aplicados na restauração de imagens / Abstract: In this work, a class of nonlinear filters called rank conditioned rank selection (RCRS) filters is studied and developed. The RCRS filters are analyzed within the general framework of rank selection (RS) filters, which are filters constrained to output an order statistic from the observation set. Many filters previously proposed (e.g. median filter, center weighted median filter "CWM", weighted order statistic filter "WOS"), rank order based can be formulated as RS filters. The only difference between such filters is in the information used in deciding which order statistic to output. The information used by the RCRS filters is the ranks of selected input samples, hence the name rank conditioned rank selection filters. In this work, computer simulation results that illustrate the performance of RCRS filters in comparison with other techniques in image restoration are presented. / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

Orientador : Luiz Cesar Martini / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-02T20:10:48Z (GMT). No. of bitstreams: 1 Rabelo_AlessandraBoaventura_M.pdf: 7566120 bytes, checksum: 0c1867105c3afb28eb143e699245eb26 (MD5) Previous issue date: 2002 / Mestrado

A geração de testes para circuitos combinacionais com fan-outs recovergentes é um problema NP-completo. Com o rápido crescimento da complexidade dos circuitos fabricados, a geração de testes passou a ser um sério problema para a indústria de circuitos integrados. Muitos algoritmos de ATPG (Automatic Test Pattern Generation) baseados no algoritmo D, usam heurísticas para guiar o processo de tomada de decisão na propagação n e na justificação das constantes de forma a aumentar sua eficiencia. Existem heurísticas baseadas em medidas funcionais, estruturais e probabilísticas. Estas medidas são normalmente referidas como observabilidade e controlabilidade que fazem parte de um conceito mais geral, a testabilidade. As medidas que o algoritmo utiliza podem ser calculadas apenas uma vez, durante uma etapa de pré-processamento (medidas de testabilidade estáticas - STM's), ou dinamicamente, recalculando estas medidas durante o processamento sempre que elas forem necessárias (medidas de testabilidade dinâmicas — DTM's). Para alguns circuitos, o use de medidas dinâmicas ao invés de medidas estáticas diminui o número de backtrackings pcir vetor gerado. Apesar disto, o tempo total de CPU por vetor aumenta. Assim, as DTM's só devem ser utilizadas quando as STM's não apresentam uma boa performance. Isto pode ser feito utilizando-se as medidas estáticas ate um certo número de backtrackings. Se o padrão de teste não for encontrado, então medidas dinâmicas são utilizadas. Entretanto, a necessário ainda buscar formas de melhorar o processo dinâmico, diminuindo o custo computacional. A proposta original do calculo das DTM's apresenta algumas técnicas, baseadas em selective tracing, com o objetivo de reduzir o custo computacional. Este trabalho analisa o use combinado de heurísticas e propõe técnicas alternativas, na forma das heurísticas de recalculo parcial e recalculo de linhas não free, que visam minimizar o overhead do calculo das DTM's. E proposta ainda a técnica de Pré-implicação que transfere a complexidade do algoritmo para a memória. Isto é feito através de um preprocessamento que armazena informações necessárias para a geração de todos os vetores de teste. De outra forma estas informações teriam de ser calculadas na geração de cada um destes vetores. A implementação do algoritmo D com as várias heurísticas permitiu a realização de um experimento pratico. Isto possibilitou a análise quantitativa da performance do algoritmo D para vários tipos de circuitos e demonstrou a eficiência de uma das heurísticas propostas neste trabalho. / The test generation for combinational circuits that contain reconvergence is a NP-complete problem. With the rapid increase in the complexity of the fabricated circuits, the generation of test patterns poses a serious problem to the IC industry. A number of existing ATPG algorithms based on the D algorithm use heuristics to guide the decision process in the D-propagation and justification to improve the efficiency. The heuristics used by ATPG algorithm are based on structural, functional and probabilistics measures. These measures are commonly referred to as line controllability and observability and they are combined under the , more general notion of testability. The measures used by ATPG algorithms can be computed only once, during a preprocessing stage (static testability measures - STM's) or can be calculated dinamically, updating the testability measures during the test generation process (dymanic testability measures - DTM's). For some circuits, replacing STM's by DTM's decreases the average number of backtrackings per generated vector. Despite these decrease, the total CPU time per generated vector is greater when using DTM's instead of STM's. So, DTM's only must be used if the STM's don't present a good performance. This can be done by STM's until a certain number of backtrackings. If a test pattern has still not been found, then DTM's are used. Therefore, it is yet necessary to search for ways to improve the dynamic process and decrease the CPU time requirements. In the original approach some techniques for reducing the computational overhead of DTM's based on the well-know technique of selective path tracing are presented. In this work, the combined use of heuristics are analised and alternative techniques — the heuristics of partial recalculus and not free lines recalculus — are proposed. These alternative techniques were developed in order to minimize the overhead of the DTM's calculus. It is yet proposed the pre-implication technique which transfers to memory the algorithm complexity. It includes a preprocessing stage which storages all necesary informations to the generation of all test vectors. So, these informations don't need be computed in the generation of each test vector. The implementation of the D-Algorithm with diferent heuristics has possibilited a practical experiment. It was possible to analise the performance of the D-Algorithm on diferent circuit types and to demonstrate the efficiency of one of the proposed heuristics.

A geração de testes para circuitos combinacionais com fan-outs recovergentes é um problema NP-completo. Com o rápido crescimento da complexidade dos circuitos fabricados, a geração de testes passou a ser um sério problema para a indústria de circuitos integrados. Muitos algoritmos de ATPG (Automatic Test Pattern Generation) baseados no algoritmo D, usam heurísticas para guiar o processo de tomada de decisão na propagação n e na justificação das constantes de forma a aumentar sua eficiencia. Existem heurísticas baseadas em medidas funcionais, estruturais e probabilísticas. Estas medidas são normalmente referidas como observabilidade e controlabilidade que fazem parte de um conceito mais geral, a testabilidade. As medidas que o algoritmo utiliza podem ser calculadas apenas uma vez, durante uma etapa de pré-processamento (medidas de testabilidade estáticas - STM's), ou dinamicamente, recalculando estas medidas durante o processamento sempre que elas forem necessárias (medidas de testabilidade dinâmicas — DTM's). Para alguns circuitos, o use de medidas dinâmicas ao invés de medidas estáticas diminui o número de backtrackings pcir vetor gerado. Apesar disto, o tempo total de CPU por vetor aumenta. Assim, as DTM's só devem ser utilizadas quando as STM's não apresentam uma boa performance. Isto pode ser feito utilizando-se as medidas estáticas ate um certo número de backtrackings. Se o padrão de teste não for encontrado, então medidas dinâmicas são utilizadas. Entretanto, a necessário ainda buscar formas de melhorar o processo dinâmico, diminuindo o custo computacional. A proposta original do calculo das DTM's apresenta algumas técnicas, baseadas em selective tracing, com o objetivo de reduzir o custo computacional. Este trabalho analisa o use combinado de heurísticas e propõe técnicas alternativas, na forma das heurísticas de recalculo parcial e recalculo de linhas não free, que visam minimizar o overhead do calculo das DTM's. E proposta ainda a técnica de Pré-implicação que transfere a complexidade do algoritmo para a memória. Isto é feito através de um preprocessamento que armazena informações necessárias para a geração de todos os vetores de teste. De outra forma estas informações teriam de ser calculadas na geração de cada um destes vetores. A implementação do algoritmo D com as várias heurísticas permitiu a realização de um experimento pratico. Isto possibilitou a análise quantitativa da performance do algoritmo D para vários tipos de circuitos e demonstrou a eficiência de uma das heurísticas propostas neste trabalho. / The test generation for combinational circuits that contain reconvergence is a NP-complete problem. With the rapid increase in the complexity of the fabricated circuits, the generation of test patterns poses a serious problem to the IC industry. A number of existing ATPG algorithms based on the D algorithm use heuristics to guide the decision process in the D-propagation and justification to improve the efficiency. The heuristics used by ATPG algorithm are based on structural, functional and probabilistics measures. These measures are commonly referred to as line controllability and observability and they are combined under the , more general notion of testability. The measures used by ATPG algorithms can be computed only once, during a preprocessing stage (static testability measures - STM's) or can be calculated dinamically, updating the testability measures during the test generation process (dymanic testability measures - DTM's). For some circuits, replacing STM's by DTM's decreases the average number of backtrackings per generated vector. Despite these decrease, the total CPU time per generated vector is greater when using DTM's instead of STM's. So, DTM's only must be used if the STM's don't present a good performance. This can be done by STM's until a certain number of backtrackings. If a test pattern has still not been found, then DTM's are used. Therefore, it is yet necessary to search for ways to improve the dynamic process and decrease the CPU time requirements. In the original approach some techniques for reducing the computational overhead of DTM's based on the well-know technique of selective path tracing are presented. In this work, the combined use of heuristics are analised and alternative techniques — the heuristics of partial recalculus and not free lines recalculus — are proposed. These alternative techniques were developed in order to minimize the overhead of the DTM's calculus. It is yet proposed the pre-implication technique which transfers to memory the algorithm complexity. It includes a preprocessing stage which storages all necesary informations to the generation of all test vectors. So, these informations don't need be computed in the generation of each test vector. The implementation of the D-Algorithm with diferent heuristics has possibilited a practical experiment. It was possible to analise the performance of the D-Algorithm on diferent circuit types and to demonstrate the efficiency of one of the proposed heuristics.