Submitted by Aelson Maciera (aelsoncm@terra.com.br) on 2017-06-01T19:43:50Z No. of bitstreams: 1 DissDSC.pdf: 4212155 bytes, checksum: 09fae7e4670f0c6249beccb0e16122c8 (MD5) / Approved for entry into archive by Ronildo Prado (ronisp@ufscar.br) on 2017-06-05T13:41:20Z (GMT) No. of bitstreams: 1 DissDSC.pdf: 4212155 bytes, checksum: 09fae7e4670f0c6249beccb0e16122c8 (MD5) / Approved for entry into archive by Ronildo Prado (ronisp@ufscar.br) on 2017-06-05T13:41:26Z (GMT) No. of bitstreams: 1 DissDSC.pdf: 4212155 bytes, checksum: 09fae7e4670f0c6249beccb0e16122c8 (MD5) / Made available in DSpace on 2017-06-05T13:55:38Z (GMT). No. of bitstreams: 1 DissDSC.pdf: 4212155 bytes, checksum: 09fae7e4670f0c6249beccb0e16122c8 (MD5) Previous issue date: 2017-02-01 / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / The advent of multicore processors represented a major advance in the performance of parallel computing. Embedded systems following this trend have improved the computing power available for real-time systems, enabling the GNU/Linux development chain. Consolidated to more than twenty years in the Linux environment. In order to emulate the RTXC kernel, an API-RTXC-Linux was written in C and obtained deterministic results as well as homogeneous distribution for the response time of implemented calls, being possible its use for real-time applications. / O advento dos processadores multicore representou um grande avanço no desempenho da computação paralela. Os sistemas embarcados seguindo essa tendência, melhoraram o poder computacional disponível para sistemas de tempo real, possibilitando a utilização da cadeia de desenvolvimento GNU/Linux. Consolidado a mais de vinte anos no mercado, o RTOS RTXC da Quadros Systems, foi escolhido para ser emulado no ambiente Linux. Com o objetivo de se emular o kernel RTXC, a API-RTXC-Linux foi escrita em C e obteve resultados determinísticos além de distribuição homogênea para tempo de resposta das chamas implementadas, sendo possível seu uso para aplicações de tempo real.

Submitted by Kilvya Braga (kilvyabraga@hotmail.com) on 2018-05-14T12:42:51Z No. of bitstreams: 1 ÁLVARO ÁLVARES DE CARVALHO CÉSAR SOBRINHO - TESE (PPGCC) 2016.pdf: 17134758 bytes, checksum: 9420a0e5c444740bf9e0d441542a3714 (MD5) / Made available in DSpace on 2018-05-14T12:42:51Z (GMT). No. of bitstreams: 1 ÁLVARO ÁLVARES DE CARVALHO CÉSAR SOBRINHO - TESE (PPGCC) 2016.pdf: 17134758 bytes, checksum: 9420a0e5c444740bf9e0d441542a3714 (MD5) Previous issue date: 2016 / Sistemas embarcados estão presentes em atividades diárias da população em geral, de ambientes domésticos até industriais e governamentais. O uso de sistemas embarcados tem aumentado como resultado, por exemplo, da disseminação da comunicação sem fio, de dispositivos eletrônicos com custos e tamanhos reduzidos, e de software embarcado em equipamentos eletrônicos. Software embarcado pode ser projetado como parte, desde sistemas embarcados simples para o controle de equipamentos domésticos, até sistemas críticos de segurança. Quanto mais complexo um sistema embarcado, maior a probabilidade de ocorrer situações adversas que ofereçam riscos financeiros, físicos, entre outros. Em sistemas embarcados críticos de segurança (e.g., médicos, aviônicos e aeroespaciais), falhas podem resultar em desastres naturais e danos à integridade física da população. Diante deste cenário, sistemas devem ser desenvolvidos de modo que sejam seguros e eficazes, e que estejam em conformidade com requisitos regulatórios. Portanto, um desafio importante que emerge dessa situação é o desenvolvimento de sistemas de acordo com sua especificação de requisitos, e ao mesmo tempo confiáveis e certificáveis. É no contexto de sistemas embarcados críticos de segurança que se insere esse trabalho. Propõe-se um método para o desenvolvimento e certificação de software desses sistemas. O método é baseado em redes de Petri coloridas (Coloured Petri Nets - CPN) e casos de garantia (assurance cases) representados com a notação estruturada por metas (Goal Structuring Notation - GSN). Conceitos associados com os processos de certificação prescritivo (padrões de processo) e baseado em metas (características de produto) são integrados durante o processo de desenvolvimento. Além disso, a definição e rastreabilidade de requisitos regulatórios e específicos do produto, juntamente com a verificação de conformidade com requisitos regulatórios, é realizada por meio de casos de garantia. Por fim, neste trabalho também é apresentado um estudo de caso sobre um sistema de Eletrocardiografia (ECG) configurado como um monitor cardíaco. Esse estudo de caso serve como cenário de implementação e avaliação experimental do método. / Embedded systems are part of the general population’s everyday life, from domestic, to industrial and governmental environments. The use of embedded systems has grown as a result, for example, of the dissemination of wireless communication, low power and portable electronic devices, and software embedded into electronic equipments. Embedded software can be designed to compose from simple embedded systems used to control domestic equipments, to safety-critical systems. The most complex an embedded system is, the more adverse situations are likely to occur, leading to financial risks, safety risks, among other. In safety-critical embedded systems (e.g., medical, avionics, and aerospace), failures may result in natural disasters and injuries to the population. Given this scenario, systemsmust be developedinorder tobesafeand effective, andto conform to regulatory requirements. Therefore, an important challenge that raises from this situation is to develop systems according to their requirements specification, and at the same time, being reliable and certifiable. This work is applied in the context of safety-critical embedded systems. A method to develop and certify software embedded in these systems is proposed. The method is based on Coloured Petri Nets (CPN) and assurance cases represented with the Goal Structuring Notation (GSN). Concepts related to prescriptive (process standards) and goal based (product features) certification processes are integrated during the development process. Moreover, the requirements specification and regulatory andproduct- specificrequirementstraceability,alongwiththeverificationofconformanceto regulatory requirements, is carried out through assurance cases. Finally, a case study on an Electrocardiography (ECG) system configured as a cardiac monitor is presented. The case study is useful as an implementation scenario and experimental evaluation of the method.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2015-09-28T20:12:48Z No. of bitstreams: 1 RafaelNunesDeAlmeidaPrado_TESE.pdf: 3641446 bytes, checksum: 85d829efbefde8d41eb4b62067431aa5 (MD5) / Approved for entry into archive by Elisangela Moura (lilaalves@gmail.com) on 2015-10-01T13:47:06Z (GMT) No. of bitstreams: 1 RafaelNunesDeAlmeidaPrado_TESE.pdf: 3641446 bytes, checksum: 85d829efbefde8d41eb4b62067431aa5 (MD5) / Made available in DSpace on 2015-10-01T13:47:06Z (GMT). No. of bitstreams: 1 RafaelNunesDeAlmeidaPrado_TESE.pdf: 3641446 bytes, checksum: 85d829efbefde8d41eb4b62067431aa5 (MD5) Previous issue date: 2014-06-06 / Os m?todos de Intelig?ncia Computacional v?m adquirindo espa?o nas aplica??es industriais devido a sua capacidade de solu??o de problemas na engenharia, conseq?entemente, os sistemas embarcados acompanham a tend?ncia do uso das ferramentas computacionais inteligentes de forma embarcada em m?quinas. Existem diversos trabalhos na ?rea de sistemas embarcados e sistemas inteligentes puros ou h?bridos, por?m, s?o poucos os que uniram ambas as ?reas em um s? projeto. O objetivo deste trabalho foi implementar um sistema fuzzy neural adaptativo em hardware com treinamento online para embarque em Field Programable Gate Array - FPGA. A adapta??o do sistema pode ocorrer durante a execu??o de uma determinada aplica??o, visando melhora do desempenho de forma online. A arquitetura do sistema ? modular, possibilitando a configura??o de v?rias topologias de redes fuzzy neurais com treinamento online. Verificou-se que o sistema proposto obteve desempenho satisfat?rio quando aplicado a problemas de interpola??o, classifica??o de padr?es e a problemas industriais. Diante dos resultados dos experimentos foram discutidas as vantagens e desvantagens do treinamento online em hardware ser realizado de forma paralela e serializada, esta ?ltima forma proporcionou economia na ?rea utilizada de FPGA, j? a forma de treinamento paralelo demonstrou alto desempenho e reduzido tempo de processamento. O trabalho utilizou ferramentas de desenvolvimento dispon?veis para circuitos FPGA. / Computational Intelligence Methods have been expanding to industrial applications motivated by their ability to solve problems in engineering. Therefore, the embedded systems follow the same idea of using computational intelligence tools embedded on machines. There are several works in the area of embedded systems and intelligent systems. However, there are a few papers that have joined both areas. The aim of this study was to implement an adaptive fuzzy neural hardware with online training embedded on Field Programmable Gate Array ? FPGA. The system adaptation can occur during the execution of a given application, aiming online performance improvement. The proposed system architecture is modular, allowing different configurations of fuzzy neural network topologies with online training. The proposed system was applied to: mathematical function interpolation, pattern classification and selfcompensation of industrial sensors. The proposed system achieves satisfactory performance in both tasks. The experiments results shows the advantages and disadvantages of online training in hardware when performed in parallel and sequentially ways. The sequentially training method provides economy in FPGA area, however, increases the complexity of architecture actions. The parallel training method achieves high performance and reduced processing time, the pipeline technique is used to increase the proposed architecture performance. The study development was based on available tools for FPGA circuits.

Made available in DSpace on 2014-12-17T14:55:35Z (GMT). No. of bitstreams: 1 AntonioHFM.pdf: 1206372 bytes, checksum: 7e767b645dc802c79b12255cbcef962f (MD5) Previous issue date: 2009-07-17 / The semiconductor technologies evolutions leads devices to be developed with higher processing capability. Thus, those components have been used widely in more fields. Many industrial environment such as: oils, mines, automotives and hospitals are frequently using those devices on theirs process. Those industries activities are direct related to environment and health safe. So, it is quite important that those systems have extra safe features yield more reliability, safe and availability. The reference model eOSI that will be presented by this work is aimed to allow the development of systems under a new view perspective which can improve and make simpler the choice of strategies for fault tolerant. As a way to validate the model na architecture FPGA-based was developed. / A evolu??o das tecnologias em semicondutores possibilita que dispositivos sejam desenvolvidos cada vez mais com uma maior capacidade de processamento. Neste sentido, estes componentes passam a ter sua utiliza??o ampliada para um maior campo de atua??o. Ambientes da ind?stria petroleira, minera??o, automotivos e hospitalares s?o exemplos de setores que est?o utilizando tais dispositivos com maior frequ?ncia em seus processos. As atividades que s?o desenvolvidas por estas ind?strias est?o diretamente envolvidas com a seguran?a ambiental e a sa?de daqueles que nela trabalham. Desta forma, torna-se mister a utiliza??o de sistemas que sejam dotados de caracter?sticas de seguran?a extra que possam conferir a estes sistemas maior confiabilidade, seguran?a e disponibilidade. O modelo de referencia eOSI que ser? apresentado por esta Disserta??o tem por objetivo permitir que estes sistemas sejam desenvolvidos sob uma nova perspectiva que facilite a escolha das estrat?gias de toler?ncia a falha a serem empregadas na aplica??o. Como forma de validar a utiliza??o deste modelo ser? apresentada uma arquitetura de suporte que foi desenvolvida em FPGA com base neste modelo.

A confiabilidade de algoritmos para detecção de pedestres é um problema fundamental para carros auto dirigíveis ou com auxílio de direção. Métodos que utilizam algoritmos de detecção de objetos como Histograma de Gradientes Orientados (HOG - Histogram of Oriented Gradients) ou Redes Neurais de Convolução (CNN – Convolutional Neural Network) são muito populares em aplicações automotivas. Unidades de Processamento Gráfico (GPU – Graphics Processing Unit) são exploradas para executar detecção de objetos de uma maneira eficiente. Infelizmente, as arquiteturas das atuais GPUs tem se mostrado particularmente vulneráveis a erros induzidos por radiação. Este trabalho apresenta uma validação e um estudo analítico sobre a confiabilidade de duas classes de algoritmos de detecção de objetos, HOG e CNN. Esta pesquisa almeja não somente quantificar, mas também qualificar os erros produzidos por radiação em aplicações de detecção de objetos em GPUs embarcadas. Os resultados experimentais com HOG foram obtidos usando duas arquiteturas de GPU embarcadas diferentes (Tegra e AMD APU), cada uma foi exposta por aproximadamente 100 horas em um feixe de nêutrons em Los Alamos National Lab (LANL). As métricas Precision e Recall foram usadas para validar a criticalidade do erro. Uma análise final mostrou que por um lado HOG é intrinsecamente resiliente a falhas (65% a 85% dos erros na saída tiveram um pequeno impacto na detecção), do outro lado alguns erros críticos aconteceram, tais que poderiam resultar em pedestres não detectados ou paradas desnecessárias do veículo. Este trabalho também avaliou a confiabilidade de duas Redes Neurais de Convolução para detecção de Objetos:Darknet e Faster RCNN. Três arquiteturas diferentes de GPUs foram expostas em um feixe de nêutrons controlado (Kepler, Maxwell, e Pascal), com as redes detectando objetos em dois data sets, Caltech e Visual Object Classes. Através da análise das saídas corrompidas das redes neurais, foi possível distinguir entre erros toleráveis e erros críticos, ou seja, erros que poderiam impactar na detecção de objetos. Adicionalmente, extensivas injeções de falhas no nível da aplicação (GDB) e em nível arquitetural (SASSIFI) foram feitas, para identificar partes críticas do código para o HOG e as CNNs. Os resultados mostraram que não são todos os estágios da detecção de objetos que são críticos para a confiabilidade da detecção final. Graças a injeção de falhas foi possível identificar partes do HOG e da Darknet, que se protegidas, irão com uma maior probabilidade aumentar a sua confiabilidade, sem adicionar um overhead desnecessário. A estratégia de tolerância a falhas proposta para o HOG foi capaz de detectar até 70% dos erros com 12% de overhead de tempo. / Pedestrian detection reliability is a fundamental problem for autonomous or aided driving. Methods that use object detection algorithms such as Histogram of Oriented Gradients (HOG) or Convolutional Neural Networks (CNN) are today very popular in automotive applications. Embedded Graphics Processing Units (GPUs) are exploited to make object detection in a very efficient manner. Unfortunately, GPUs architecture has been shown to be particularly vulnerable to radiation-induced failures. This work presents an experimental evaluation and analytical study of the reliability of two types of object detection algorithms: HOG and CNNs. This research aim is not just to quantify but also to qualify the radiation-induced errors on object detection applications executed in embedded GPUs. HOG experimental results were obtained using two different architectures of embedded GPUs (Tegra and AMD APU), each exposed for about 100 hours to a controlled neutron beam at Los Alamos National Lab (LANL). Precision and Recall metrics are considered to evaluate the error criticality. The reported analysis shows that, while being intrinsically resilient (65% to 85% of output errors only slightly impact detection), HOG experienced some particularly critical errors that could result in undetected pedestrians or unnecessary vehicle stops. This works also evaluates the reliability of two Convolutional Neural Networks for object detection: You Only Look Once (YOLO) and Faster RCNN. Three different GPU architectures were exposed to controlled neutron beams (Kepler, Maxwell, and Pascal) detecting objects in both Caltech and Visual Object Classes data sets. By analyzing the neural network corrupted output, it is possible to distinguish between tolerable errors and critical errors, i.e., errors that could impact detection. Additionally, extensive GDB-level and architectural-level fault-injection campaigns were performed to identify HOG and YOLO critical procedures. Results show that not all stages of object detection algorithms are critical to the final classification reliability. Thanks to the fault injection analysis it is possible to identify HOG and Darknet portions that, if hardened, are more likely to increase reliability without introducing unnecessary overhead. The proposed HOG hardening strategy is able to detect up to 70% of errors with a 12% execution time overhead.

Arquiteturas reconfiguráveis têm se demonstrado uma potencial solução para lidar com a crescente complexidade encontrada em sistemas embarcados. Para se alcançar ganhos em desempenho, é preciso uma grande redundância das unidades funcionais, acarretando o aumento da área ocupada pelas unidades funcionais. Uma das propostas deste trabalho será de explorar o espaço de projeto, visando à redução da área e da energia. Para isto, serão apresentadas duas técnicas de virtualização de hardware, sendo as mesmas semelhantes a um pipeline de estágios reconfiguráveis. Ambas as técnicas alcançaram mais de 94% de redução da área. Outro aspecto a ser explorado em uma arquitetura reconfigurável é o impacto em área e energia causado pela inserção da memória de contexto. Assim, este impacto será demonstrado neste trabalho e duas abordagens que modificam a memória de contexto serão propostas: a primeira abordagem baseia-se na exploração da largura ideal da porta da memória combinado com número de acessos, para que se minimize a energia consumida na busca dos bytes de configuração; a segunda abordagem possui um mecanismo de gerenciamento das configurações por meio de listas ligadas, que permite que as configurações sejam acessadas parcialmente. As duas abordagens apresentaram redução de energia de até 98%, podendo ser utilizadas em sistemas que apresentam tanto a reconfiguração parcial como a total. / Reconfigurable architectures have shown to be a potential solution to the problem of increasing complexity found in embedded systems. However, in order to achieve significant performance gains, large quantities of redundant functional units are generally necessary, with a corresponding increase in the area occupied by these units. This thesis explores the design space with the objective of reducing both area and energy consumption, and presents two hardware virtualization techniques, similar to reconfigurable pipeline stages, which achieve a reduction in area of more than 94%. The use of context memory in reconfigurable architectures has a significant impact in terms of area and energy, as is clearly demonstrated by initial experimental results. Two novel context memory architectures are presented: the first approach is being based on an exploration of the balance point between memory port width and number of accesses, in order to reduce the energy consumed during fetching of the configuration bytes; the second approach presents a configuration management mechanism using hardware linked lists, and that allows segmented access to configuration settings. Both approaches demonstrate energy reduction of up to 98% and can be adopted in both partial and atomic reconfiguration architectures.

Com o advento dos processos submicrônicos, a capacidade de integração de transistores numa mesma pastilha de silício atingiu níveis que possibilitaram a construção dos sistemas com múltiplos processadores num chip (MPSoCs, do inglês MultiProcessor System-on-Chip). Essa possibilidade de integração permite inserir dezenas de Elementos de Processamento (EPs) nos circuitos integrados atuais, e já se projeta centenas de EPs para os sistemas da próxima década (ITRS, 2011). Nesse cenário, um dos principais desafios se refere ao serviço de interconexão dos EPs, que deve apresentar um desempenho de comunicação necessário para as aplicações em execução sem comprometer as limitações de consumo de área e energia do circuito. Nos primeiros sistemas multiprocessados, com poucos nodos, arquiteturas baseadas em barramento foram suficientes para cumprir esses requisitos. Porém, o número de elementos nos sistemas recentes aumentou rapidamente, tornando as redes-em-chip a solução mais apropriada, por aliar escalabilidade e reuso na mesma estrutura. Contudo, diante da previsão de que essa tendência de aumento se manterá retorna a discussão se as redes-em-chip atuais continuarão adequadas para os futuros sistemas. De fato, o custo das redes-em-chip convencionais pode se tornar proibitivo para as escalas dos circuitos em um futuro próximo. Novas propostas têm sido apresentadas na literatura científica onde se podem destacar duas principais estratégias de projeto às redes de interconexão: reconfiguração arquitetural e organização hierárquica da topologia. A reconfiguração arquitetural permite obter uma grande eficiência, independente do tipo de aplicação em execução, pois uma das alternativas é projetar o circuito para que ele se auto adapte conforme os requisitos de desempenho para cada aplicação. Por outro lado, arquiteturas organizadas em topologias hierárquicas são desenvolvidas para uma estrutura computacional definida em tempo de projeto, sendo mais eficazes para uma classe de aplicações. O presente trabalho explora a sinergia da combinação das potencialidades das duas soluções e propõe uma nova estrutura que oferece melhor desempenho para uma classe maior de aplicações apropriada para os futuros sistemas. Como resultado foi implementada uma arquitetura adaptativa chamada MINoC (Multiple Interconnections Networks-on-Chip), uma arquitetura organizada em hierarquia, chamada HiCIT (Hierarchical Crossbar-based Interconnection Topology) e uma simbiose de ambas culminando na arquitetura hierárquica adaptativa HASIN (Hierarchical Adaptive Switching Interconnection Network). São apresentados resultados que mostram a eficiência desses conceitos validando a proposta hierárquica adaptativa. / With the advent of submicron processes, the number of transistors integrated on a single chip has reached levels that allowed the design of Multiprocessor Systems-on-Chip (MPSoCs). This capability allows the integration of several processing elements (PEs) in integrated circuits designed nowadays. In the next decade it is expected that hundreds of PEs will be integrated on a single chip. In this scenario, a key challenge is the interconnection network between PEs, which must provide the communication service required to run applications without compromising the limitations of area and energy consumption. In the first multiprocessor systems, with few nodes, bus-based approaches have been sufficient to meet these requirements. However, current systems increased quickly the number of elements, making the Networks-on-Chip (NoCs) the most appropriate solution, because it handles scalability and reusability in the same structure. Nevertheless, ITRS roadmap predicts that this increase will continue (ITRS, 2011), which resumes the discussion if present NoC architectures will be the most adequate for future systems, since its costs could be prohibitive. Therefore, new proposals have been presented in the literature with two main design strategies: architectural reconfiguration and hierarchical organization of the topology. With the architectural reconfiguration it is possible to obtain an application independent high efficiency structure, because the circuit is designed to adapt itself to satisfy performance requirements. On the other hand, architectural organizations in hierarchical topologies are defined at design time to have the most appropriate features for a class of applications, being very effective. The current work identified the synergy of both approaches and proposes a new symbiotic structure suitable for a broader class of applications. As a result, it was implemented an adaptive architecture called MINoC (Multiple Interconexions Networks-on-chip), an architecture organized in hierarchy called HiCIT (Hierarchical Crossbar-based Interconnection Topology) and a mix of both ending up with the hierarchical adaptive architecture HASIN (Hierarchical Interconnection Network Adaptive Switching). Results show the efficiency of these concepts validating the proposed hierarchical adaptive architecture.

Esta dissertação apresenta o framework DynamicML para o desenvolvimento de aplicações (sistemas supervisórios) dinâmicas para telefones celulares. A proposta é que o aplicativo seja criado usando a linguagem DynamicML; assim, através deste arquivo, que é enviado ao dispositivo móvel (com o framework previamente instalado), este é então interpretado e, finalmente, a aplicação gerada. Além disso, a qualquer momento o arquivo de configuração pode ser alterado e isso se refletirá imediatamente na aplicação. Assim, torna-se possível a adaptação/evolução de aplicações na plataforma Java ME em tempo de execução, além de proporcionar uma maneira de desenvolver aplicações de forma rápida, e com qualidade; abstraindo do desenvolvedor a maior parte da complexidade de programação. A fim de permitir maior portabilidade nos celulares atuais, a proposta é implementada usando Java ME (Java Micro Edition) tendo como principal alvo a configuração CLDC (a mais difundida nos aparelhos atuais), mas que também é suportada na configuração CDC. Existem vários esforços para permitir o carregamento de componentes em tempo de execução na plataforma Java ME: alguns têm como alvo a configuração CDC, e consequentemente exigem hardware avançado e/ou específico; outros têm propostas que exigem um enorme esforço de desenvolvimento, exigindo uma implementação para cada plataforma alvo. A principal vantagem deste trabalho está no uso da DynamicML como uma metalinguagem para a descrição de aplicações, o que torna possível gerar a aplicação dinamicamente. Dessa forma, não é necessária nenhuma biblioteca extra (indisponível na maioria dos aparelhos) e nem o desenvolvimento de uma solução para cada plataforma alvo. A validação da proposta foi realizada através do desenvolvimento de um protótipo aplicado a três casos de uso nas áreas de automação residencial e supervisão industrial. O protótipo consiste num sistema para celulares usando o framework, e uma arquitetura web para interagir com os sistemas supervisionados e simular o funcionamento do conjunto para demonstração. / This dissertation presents the DynamicML, a framework for developing dynamic applications (supervisory systems) for mobile phones. The proposal is that the application is created using the DynamicML language, so through this file, which is sent to the mobile device (pre-installed with the framework), is then interpreted and, finally, the application is generated. Also, the configuration file may be changed at any time and this will immediately reflect on the application. Thus, it becomes possible adaptation/evolution of applications at runtime on the Java ME platform, while providing a way to quickly develop applications, with quality; and abstracting most of the complexity of programming from the developer. In order to allow greater portability in the today cell phones, the proposal is implemented using the Java ME (Java Micro Edition) having as the primary target the CLDC configuration (the most widespread in the current devices), but that is also supported in the CDC configuration. There are several efforts to allow the loading of components at runtime in Java ME platform: some are targeted to the CDC configuration, and consequently require advanced and/or specific hardware, others have proposals requiring a huge development effort, requiring one implementation for each target platform. The main advantage of this research is the use of DynamicML as a metalanguage for describing applications, which makes it possible to dynamically build the application. Thus, there is no need for extra library (not available on most devices) and even the development of a solution for each target platform. The validation of the proposal was done by developing a prototype applied to three use cases in the fields of residential automation and industrial supervision. The prototype consists of a system for mobile phones using the framework, and a web architecture to interact with the supervised systems and simulate the operation of the set for demonstration.

A virtualização de redes tem se tornado cada vez mais proeminente nos últimos anos. Tal técnica permite a criação de infraestruturas de rede que se adaptam a necessidades específicas de aplicações de rede distintas, além de dar suporte à instanciação de ambientes favoráveis para o desenvolvimento e avaliação de novas arquiteturas e protocolos. Apesar de esforços recentes (motivados principalmente pela busca de mecanismos para avaliar propostas relacionadas à Internet do Futuro) terem contribuído substancialmente para a materialização desse conceito, nenhum preocupou-se em conciliar alocação eficiente de recursos e satisfação de requisitos de segurança (e.g., confidencialidade). É importante ressaltar que, no contexto de redes virtuais, a proteção de infraestruturas de rede compartilhadas constitui condição fundamental para seu uso em larga escala. É de grande importância que o impacto negativo causado pelo aprovisionamento de segurança seja considerado no processo de mapeamento de redes virtuais, de forma a permitir o uso integral dos recursos físicos sem subestimar requisitos de capacidade. Portanto, nesta dissertação, são propostos um modelo ótimo e um al- goritmo heurístico para realizar o mapeamento de redes virtuais em substratos físicos que têm por objetivo otimizar a utilização de recursos físicos garantindo a satisfação de requisitos de segurança. Ambas as abordagens possuem uma modelagem precisa de custos adicionais associados a mecanismos de segurança usados para proteger re- des virtuais, e são capazes de atender requisições de redes virtuais de forma online. Além disso, são apresentados os resultados de um extensivo processo de avaliação realizado, incluindo uma comparação detalhada entre o modelo ótimo e o algoritmo heurístico. Os experimentos revelam que o modelo baseado em Programação Linear Inteira é capaz de alocar redes virtuais de forma ótima em substratos físicos com até cem roteadores, enquanto que o algoritmo heurístico é capaz de adaptar-se a infraestruturas maiores, provendo mapeamentos sub-ótimos em um curto espaço de tempo. / Network virtualization has become increasingly prominent in recent years. It enables the creation of network infrastructures that are specifically tailored to the needs of distinct network applications and supports the instantiation of favorable en- vironments for the development and evaluation of new architectures and protocols. Although recent efforts (motivated mainly by the search for mechanisms to eval- uate Future Internet proposals) have contributed substantially to materialize this concept, none of them has attempted to combine efficient resource mapping with ful- fillment of security requirements (e.g., confidentiality). It is important to note that, in the context of virtual networks, the protection of shared network infrastructures constitutes a fundamental condition to enable its use in large scale. Considering the negative impact of security provisions in the virtual network embedding process is of paramount importance in order to fully utilize physical re- sources without underestimating capacity requirements. Therefore, in this thesis we propose both an optimal model and a heuristic algorithm for embedding virtual networks on physical substrates that aim to optimize physical resource usage while meeting security requirements. Both approaches feature precise modeling of over- head costs of security mechanisms used to protect virtual networks, and are able to handle virtual network requests in an online manner. In addition, we present the results of an extensive evaluation we carried out, including a detailed comparison of both the optimal model and the heuristic algorithm. Our experiments show that the Integer Linear Programming (ILP) model is capable of optimally embedding virtual networks on physical infrastructures with up to a hundred routers, while the heuristic algorithm is capable of scaling to larger infrastructures, providing timely, sub-optimal mappings.

A disseminação dos dispositivos embarcados por diferentes domínios de aplicação torna necessário que a interação entre eles dispense ao máximo a intervenção humana. Diversos protocolos e tecnologias foram criados para a atingir este objetivo. Uma destas tecnologias é o Device Profile for Web Services (DPWS), que tem tido relativa aceitação tanto em ambientes industriais quanto residenciais. A expressividade e flexibilidade do DPWS tem permitido integrar dispositivos com recursos reduzidos diretamente com os sistema de gerenciamento das organizações. Com a diversidade dos dispositivos disponíveis e o crescimento das aplicações de redes sem fio, torna-se importante que os dados possam ser protegidos para manter a sua integridade e sigilo. Em aplicações como controle de processos, aquisição de dados estratégicos, medição de consumo de energia, entre outras, os prejuízos causados por interferências indevidas justificam a aplicação de estratégias de proteção dos dados, mesmo com o custo que elas podem gerar. Neste trabalho, são estudados os impactos da união da flexibilidade e expressividade do DPWS com a criptografia e compressão, fornecendo subsídios para que seja avaliado o custo de cada combinação destas soluções para definir quais níveis de proteção e otimização são mais adequados a cada cenário em que o DPWS possa ser aplicado. Ao fim do estudo realizado, demonstra-se o custo da criptografia na proteção dos dados, avaliando-se diferentes suítes de cifragem nas quais os algoritmos RC4 e o AES se mostram como opções viáveis em ambientes embarcados apesar do custo inerente ao processo de criptografia. Outro ponto importante é a comprovação estatística de que a compressão dos dados propicia um ganho de desempenho com redução de banda ocupada capaz de compensar o custo computacional da sua aplicação. Estas análises comprovam que o uso do tráfego seguro não pode ser aplicado a todos os casos devido às suas exigências de recursos. Em certas aplicações é possível achar um ponto intermediário onde se garanta apenas a autenticidade dos dados, deixando a criptografia completa para os casos mais críticos. Por fim, a conclusão à qual se chega é que o DPWS pode ser um substituto para as opções atuais de gerenciamento, sobre as quais tem como principal vantagem a capacidade de crescer em representatividade e complexidade de acordo com os recursos computacionais disponíveis. / The growth of use of embedded devices in several application domains makes necessary the reduction of human interaction for the devices control and has motivated the development of new technologies to achieve this goal. The Device Profile for Web Services (DPWS) is one of such technologies. It has been adopted on both industrial and home applications due to its flexibility, scalability and interoperability that allows the direct integration between deeply embedded devices and enterprise management systems. The remote device management requires a high level of data protection that could guarantee the integrity and confidentiality needed by industrial applications. In applications such as process control, strategic data acquisition, power consumption measurement, the possible harm caused by undue interference justify the use of data protection strategies despite the increasing of cost added by security technologies. This paper presents the results of a statistically proven study on the security layer applications of DPWS embedded devices using compressed data. The main objective of this work is to provide the background required to DPWS secure devices design, estimating the impact of many combinations of compression and security algorithms such as gzip, RC4 and AES. It proves that these technologies fit in embedded devices applications when data security is a strong requirement. Additionally, it is shown that performance degradation caused by data compression is compensated by the reduction of the amount of data to be encrypted. Best results were obtained when the compressed data fit in one Ethernet packet. Finally, is concluded that DPWS can replace the current alternatives to process management, having the advantages of scalability direct connection between deeply embedded devices and enterprise management systems.