Virtualização permite o compartilhamento de uma rede física entre uma ou mais redes virtuais. O Problema de Mapeamento de Redes Virtuais é um dos principais desafios na virtualização de redes. Esse problema consiste em mapear uma rede virtual em uma rede física, respeitando restrições de capacidade. O presente trabalho mostra que encontrar uma solução factível para esse problema é NP-Difícil. Mesmo assim, muitas instâncias podem ser pode ser resolvidas na prática através da exploração de sua estrutura. Nós apresentamos um algoritmo de Branch & Price aplicado a instâncias de diferentes topologias e tamanhos. Os experimentos realizados sugerem que o algoritmo proposto é superior ao modelo de programação linear resolvido com CPLEX. / Virtualization allows one or more virtual networks to share physical infrastructures. The Virtual Network Embedding problem (VNEP) is one of the main challenges in the virtualization of physical networks. This problem consists in mapping a virtual network into a physical network while respecting capacity constraints. This work shows that finding a feasible solution for this problem is NP-Hard. However, many instances can be solved up to optimality in practice by exploiting the problem structure. We present a Branch & Price algorithm applied to instances of different topologies and sizes. The experimental results suggest that the proposed algorithm is superior to the Integer Linear Programming model solved by CPLEX.

Programa de Pós-Graduação em Ciência da Computação. Departamento de Ciência da Computação, Instituto de Ciências Exatas e Biológicas, Universidade Federal de Ouro Preto. / Submitted by Oliveira Flávia (flavia@sisbin.ufop.br) on 2015-11-03T18:46:29Z No. of bitstreams: 2 license_rdf: 22190 bytes, checksum: 19e8a2b57ef43c09f4d7071d2153c97d (MD5) DISSERTAÇÃO_IdealTrafficFramework.pdf: 4394447 bytes, checksum: 59957d5d4058cc84135f55c4a16f0df1 (MD5) / Approved for entry into archive by Gracilene Carvalho (gracilene@sisbin.ufop.br) on 2015-11-04T17:03:17Z (GMT) No. of bitstreams: 2 license_rdf: 22190 bytes, checksum: 19e8a2b57ef43c09f4d7071d2153c97d (MD5) DISSERTAÇÃO_IdealTrafficFramework.pdf: 4394447 bytes, checksum: 59957d5d4058cc84135f55c4a16f0df1 (MD5) / Made available in DSpace on 2015-11-04T17:03:17Z (GMT). No. of bitstreams: 2 license_rdf: 22190 bytes, checksum: 19e8a2b57ef43c09f4d7071d2153c97d (MD5) DISSERTAÇÃO_IdealTrafficFramework.pdf: 4394447 bytes, checksum: 59957d5d4058cc84135f55c4a16f0df1 (MD5) Previous issue date: 2012 / The evolution and dissemination of network communication technology and the advanced status of embedded devices encourage the creation of solutions for monitoring cities in various environments. Intelligent Transportation Systems (ITS) is an area that makes use of these technologies, so that end-users can benefit from applications that deliver information in real time. On the other hand, administrating these applications is not a trivial task. Components may fail and invalidate an application. Usually, traffic application's architecture is centralized, fact that increases the cost of maintenance and reduces the flexibility of resources reuse. There are features required on ITS such as adaptability, scalability, heterogeneity, interoperability, openness, accessibility, and flexibility. It was not found on the literature any related work that aims to cover all these features, although some of them are requisites for ITS developed for use in North America and Europe. In this work we present IDEAL-TRAFFIC: a framework based on SOA architecture for building monitoring applications, with the ability to manage the state of the applications. IDEAL-TRAFFIC provides a simple interface that enables system administrators create applications and make them available to end-users. A self-adaptation process is included in the IDEAL-TRAFFIC framework in order to ensure fault tolerance. For the implementation of these features, rules of the application need to be considered and might depend upon the minimum of human intervention, since the framework can use third part systems or legacy systems to retrieve relevant data to continue running an application. In this thesis we have applied the IDEAL-TRAFFIC to two use cases to illustrate its use for ITS. In the first use case, we demonstrate the use of the framework in static nodes. In the second use case, we show how the framework may be integrated with vehicular networks. Three experiments have been launched. In all executions we reproduced the first use case over embedded devices. In order to demonstrate the framework accordance with the main ITS requirements, we illustrate the creation of services using XML SOA files, the communication among devices, the integration of the framework with a legacy system, and the scalability of the system. In all experiments we have obtained the expected results. This fact shows that the IDEAL-TRAFFIC is in accordance with the main ITS requirements. In the experiments launched, it was proved that the use of XML is an effective and efficient alternative, to create applications using services available by several nodes on the network. The proposed process reduces the time of creation of applications.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2015. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2015-05-28T16:21:03Z No. of bitstreams: 1 2015_OscarEduardoAnaconaMosquera.pdf: 17764906 bytes, checksum: d1b86737146452cd8e7bda19f3180dfc (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2016-04-27T19:09:16Z (GMT) No. of bitstreams: 1 2015_OscarEduardoAnaconaMosquera.pdf: 17764906 bytes, checksum: d1b86737146452cd8e7bda19f3180dfc (MD5) / Made available in DSpace on 2016-04-27T19:09:16Z (GMT). No. of bitstreams: 1 2015_OscarEduardoAnaconaMosquera.pdf: 17764906 bytes, checksum: d1b86737146452cd8e7bda19f3180dfc (MD5) / Este trabalho apresenta a implementação em hardware de um algoritmo para a restauração para imagens que tenham sofrido degradação por movimento relativo entre a câmera e a cena (motion blur). O borramento da imagem é modelado matematicamente com o processo de convolução entre a função de degradação (Point Spread Function-PSF) e a imagem real, sendo a restauração da imagem real o processo inverso (deconvolução). O algoritmo de restauração implementado neste trabalho é conhecido como algoritmo de Richardson-Lucy (RLA). Neste caso, implementou-se o RLA em uma plataforma hardware FPGA (Field Programmable Gate Array) usando a linguagem de descrição de hardware VHDL (Very Hight Description Language), assumindo ausência de ruído aditivo no sistema de captura da imagem. A metodologia para avaliar a plataforma consistiu em simular a arquitetura projetada no ModelSim, fornecendo como dados de entradas as imagens degradadas. A degradação das imagens foi obtida usando a funções fspecial e imfilter do Matlab, as quais permitiram simular o borramento de imagens por movimentos da câmera (deslocamento e ângulo). Adicionalmente, a avaliação da qualidade das imagens coletadas foi realizada usando a métrica SR-SIM (Spectral Residual Based Similarity), assim como executando uma verificação visual das mesmas. O sistema implementado fornece um pixel processado por cada ciclo de relógio da FPGA, depois de um tempo de latência, sendo 12.425 vezes mais rápido que o mesmo algoritmo implementado no processador NIOS II. Adicionalmente foram feitas comparações rodando o algoritmo em um PC Intel Core-i3 a 3,2GHz. Neste caso, a implementação do algoritmo foi realizada usando a biblioteca OpenCV. Resultados de simulações e testes com imagens reais são apresentados para dar suporte à aplicabilidade em vídeo. / This work presents the hardware implementation of an image restoration algorithm, in which the images are blurred by relative motion between camera and the scene. The blurred image process is mathematically modeled by a convolution process between the original image and the pointspread function (PSF) of the blurring system, being the image restoration the inverse process (a deconvolution process). The restoration algorithm that was implemented in this work is known as Richardson-Lucy (RLA) algorithm. In this case the RLA was implemented in an FPGA-based platform using the hardware description language VHDL (Very Hight Description Language), and assuming the absence of additive noise in the capturing image system. The methodology for evaluating the platform consists of simulating the designed architecture in the ModelSim platform, providing as data input the blurred images. The blurring process of the images was achieved by using the Matlab functions fspecial e imfilter, which allowed the simulation of blurred images by camera movements (displacement and angle). Additionally, the quality evaluation of the collected images was achieved using the SR-SIM (Spectral Residual Based Similarity) metric as well as by a visual verification of the images. The implemented system provides a processed pixel per clock cycle of the FPGA, after a latency time, being 12.425 times faster than the same algorithm implemented in software (running in the NIOS processor at 100 MHz). Additionally, comparisons have being done by running the same algorithm in a PC Intel Core-i3 with 3,2GHz. In this case, the algorithm implementation was developed using the OpenCV library. The results of simulations and respective testing with real images are also presented in order to give support to video applications.

Cada vez mais equipamentos eletrônicos digitais têm sido fabricados utilizando um sistema operacional embarcado. Por razões de custo, estes sistemas operacionais são implementados sobre um hardware com os requisitos mínimos para atender as necessidades da aplicação. Este trabalho apresenta um estudo sobre a viabilidade de implementação de suporte a multitarefa sobre a arquitetura FemtoJava, um microcontrolador monotarefa dedicado a sistemas embarcados. Para tanto, o suporte de hardware necessário é adicionado à arquitetura. Também são implementados dois escalonadores de tarefas diretamente em bytecodes Java, visando à otimização de área e o compromisso com desempenho e consumo de energia. Modificações no ambiente de desenvolvimento e uma ferramenta de relocação de endereços são propostas, objetivando a utilização dos escalonadores de tarefas implementados junto ao fluxo de desenvolvimento existente. Por fim, uma análise é realizada sobre o impacto que a capacidade de multitarefa produz no sistema em termos de desempenho, consumo de área e energia. / Most digital electronic equipments are produced using an embedded operating system. Due to economic reasons, these operating systems are implemented on hardware with minimal requirements to support the application needs. This work will present a viability study to implement multitask support on the FemtoJava architecture, a monotask microcontroller dedicated to embedded applications. The support to multitask involves the addition of specific hardware mechanisms to the architecture. Two different scheduling policies are then directly implemented using Java bytecodes, aiming area optimization as well as a good performance/energy-consumption trade-off. Some modifications in the development environment and a code relocation tool were introduced, in order to enable the use of the schedulers in the existing design tool flow. Finally, an analysis is performed to evaluate the impact that the multitask support produces in the system with respect to the final performance, area and energy consumption.

Atualmente, novas metodologias de projeto são necessárias devido a crescente complexidade dos sistemas embarcados. Metodologias no nível de sistema são propostas para auxiliar o projetista a lidar com a crescente complexidade, iniciando o projeto em um nível de abstração mais alto que o nível de transferência de registradores. Ferramentas de estimativa de desempenho são uma importante parte das metodologias no nível de sistema, visto que as mesmas auxiliam a exploração do espaço de projeto desde os estágios iniciais. O objetivo desta tese é definir uma metodologia integrada para estimativa de desempenho do software. Atualmente, nota-se a crescente utilização de software embarcado, inclusive utilizando múltiplos processadores, visando atender os requisitos de flexibilidade, desempenho e potência consumida. O desenvolvimento de estimadores de desempenho de software não é trivial, devido à utilização de processadores embarcados com arquiteturas avançadas. Para auxiliar a seleção do processador no nível da especificação do sistema, um novo modelo de estimador do desempenho do software baseado em redes neurais é proposto. Redes neurais mostraram-se uma solução adequada para uma rápida estimativa de desempenho em um estágio inicial do projeto. Para realizar a análise do desempenho do software no nível funcional do barramento, onde o mapeamento do hardware e software já está definido, é utilizado um modelo global de simulação, chamado de protótipo virtual. A metodologia de análise de desempenho proposta neste trabalho é integrada a um ambiente para refinamento de interfaces de hardware e software chamada ROSES. A metodologia proposta é avaliada através de um estudo de caso de uma arquitetura multiprocessada de um codificador MPEG4. / Nowadays, embedded system complexity requires new design methodologies. System-level methodologies are proposed to cope with this complexity, starting the design above the register-transfer level. Performance estimation tools are an important piece of system-level design methodologies, since they are used to aid design space exploration at an early design stage. The goal of this thesis is to define an integrated methodology for software performance estimation. Currently, embedded software usage is increasing, becoming multiprocessor system-on-chip a common solution to cope with flexibility, performance, and power requirements. The development of accurate software performance estimators is not trivial, due to the increased complexity of embedded processors. To drive processor selection at specification level, a novel analytic software performance estimator based on neural networks is proposed. The neural network enables a fast estimation at an early design stage. To target the software performance analysis at bus functional level, where mapping of the hardware and software components is already established, we use a global simulation model supporting performance profiling. The proposed software performance estimation methodology is linked to a hardware and software interface refinement environment named ROSES. The proposed methodology is evaluated through a case study of a multiprocessor MPEG4 encoder.

A contribuição deste trabalho foi orientada principalmente ao desenvolvimento de alternativas de hardware para a execução nativa de bytecodes Java em sistemas embarcados que naturalmente possuem restrições quanto à potência consumida, ao desempenho e à área ocupada. Primeiramente, o desenvolvimento do Femtojava Low- Power demonstra que a utilização de um pipeline e de um banco de registradores interno em arquiteturas de pilha resultam em uma redução significativa no consumo de potência. Após, a técnica de folding, que basicamente transforma várias operações de pilha em uma operação tipo RISC, é avaliada. A análise de uma segunda solução arquitetural, baseada em VLIW (Very Long Instruction Word), também traz resultados satisfatórios na redução do consumo de potência, sendo que a paralelização do código, feita por um analisador desenvolvido, é facilitada devido à utilização de uma arquitetura de pilha. O desempenho e a potência consumida de todas as arquiteturas propostas neste trabalho foram validadas utilizando-se o simulador CACO-PS, também desenvolvido no contexto desta dissertação. Os estudos de caso adotados para a validação das alternativas arquiteturais compreenderam algoritmos matemáticos, de ordenação, busca e processamento de sinais, bastante utilizados no domínio de sistemas embarcados. Resultados promissores principalmente em termos de energia consumida são alcançados, assim como na disponibilização de diferentes arquiteturas para a execução nativa de Java, principal proposta deste trabalho. / The main contribution of this work was the development of hardware alternatives for native execution of Java bytecodes for embedded systems that have power, performance and area constraints. Firstly, the development of the Femtojava Low- Power shows that the use of a pipeline and an internal register bank in stack architectures brings a significant reduction in the power consumption. After that, the folding technique, that basically changes a set of stack operations into a simple RISC one, is evaluated. Then, the analysis of a second architectural solution, based on VLIW (Very Long Instruction Word), demonstrates also good results concerning power consumption. Moreover, it is shown that the parallelization of the code is facilitated due to the specific stack architecture. The power consumption and performance of all architectures here proposed were evaluated using the CACO-PS simulator, which was also developed in this work. The case studies adopted for the validation of the architectures were mathematic, sort, search and DSP algorithms, widely used in the embedded system domain. Promising results mainly in energy consumption were achieved, as well as the disponibilization of different architectures for native execution of Java, the main objective of this work.

O software vem se tornando cada vez mais o principal fator de custo no desenvolvimento de dispositivos embarcados. Atualmente, com o aumento aumentando da complexidade dos sistemas embarcados, se faz necessário o uso de técnicas e metodologias que, ao mesmo tempo, permitam o aumento da produtividade do desenvolvimento de software e permitam manipular as restrições dos sistemas embarcados como tamanho de memória, comportamento de tempo real, desempenho e energia. A análise e projeto orientado a objetos são altamente conhecidos e utilizados na comunidade de engenharia de software. Este paradigma auxilia no desenvolvimento e manutenção do software, porém apresenta uma signi cativa sobrecarga em termos de memória, desempenho e tamanho do código. Esta tese introduz uma metodologia e um conjunto de ferramentas que permitem o uso concomitante de orientação a objetos e os diferentes requisitos dos sistemas embarcados. Para atingir este objetivo, esta tese apresenta uma metodologia para exploração de software embarcado orientado a objetos que permite melhoria em diferentes níveis do processo de desenvolvimento do software baseado em diferentes implementações do mesmo processador. Os resultados da metodologia são apresentados baseados na aplicação de um tocador de MP3. / Software is increasingly becoming the major cost factor for embedded devices. Nowadays, with the growing complexity of embedded systems, it is necessary to use techniques and methodologies that can, at the same time, increase software productivity and manipulate embedded systems constraints - like memory footprint, real-time behavior, performance and energy. Object-oriented modeling and design is a widely known methodology in software engineering. This paradigm may satisfy software portability and maintainability requirements, but it presents overhead in terms of memory, performance and code size. This thesis introduces a methodology and a set of tools that can deal, at the same time, with object orientation and di erent embedded systems requirements. To achieve this goal, the thesis presents a methodology to explore object-oriented embedded software improving di erent levels in the software design based on di erent implementations with the same processor. The results of the methodology are presented based on an MP3 player application.

Um dos principais desafios no desenvolvimento de ferramentas e metodologias para sistemas multiprocessados, embarcados e de tempo-real é o reuso de software já desenvolvido, mantendo baixa utilização de recursos como memória, energia e desempenho de CPU, e ainda atendendo às restrições temporais. O presente trabalho procura atacar este problema no nível do middleware, comumente utilizado como forma de integrar componentes de software reusáveis, diminuindo o tempo e o esforço desprendido no desenvolvimento de aplicações e serviços com alta qualidade. Este trabalho especifica e implementa um middleware para uma plataforma MPSoC voltada para sistemas embarcados e de tempo-real, permitindo adaptações durante o projeto e/ou execução da aplicação, a fim de otimizar o uso dos recursos e atender às restrições de projeto. Ao projetista da aplicação é permitido reusar os serviços do middleware e da plataforma em diferentes aplicações. Igualmente, aplicações escritas sobre o middleware podem ser portadas para outras plataformas onde o middleware possa ser executado. O middleware proposto oferece serviços implementados em hardware e encapsulamento da comunicação hardware-software na própria aplicação. Além disso, são oferecidos meios para gerenciamento de requisitos não funcionais de energia e tempo-real, como deadline e tempo de execução. / One of the main challenges in the development of tools and methodologies for a multiprocessor real-time embedded system is to reuse already developed software, but at the same time obtaining low memory footprint, low energy consumption, and minimal area, obviously addressing the real-time constraints. This work aims at facing these problems at the middleware level, frequently used to integrate components of reusable software, accelerating development cycle and reducing the effort to develop applications and services with high quality. The present work specifies and implements a middleware for an MPSoC platform oriented to real-time and embedded systems, providing adaptations at development and execution time, in order to optimize resources usage and fulfill design restrictions. The designer can reuse middleware services and the platform as well, when developing different applications. Likewise, applications developed under the middleware can be ported to run in other platforms where the middleware was ported to. The proposed middleware offers hardware implemented services and encapsulates hardware-software communication in the application. Moreover, it permits to specify non-functional requirements of energy and real-time, as deadline and execution time.

O avanço da tecnologia, com a possibilidade de inclusão de um número cada vez maior de transistores em uma única pastilha de silício, tem permitido integração de diversos blocos, formando sistemas completos em um único chip. Esses sistemas em chip possuem uma maior capacidade, mas também uma maior complexidade de projeto. Um dos aspectos a ser resolvido no projeto é que infra-estrutura de comunicação será utilizada na interconexão dos diversos blocos do sistema. Nos últimos anos, as propostas têm apontado para a utilização de redes em chip (NoC – do inglês, Network on Chip) para solucionar este problema de comunicação. Essas redes possuem capacidade de reuso de componentes, escalabilidade, paralelismo, embora apresentem maiores custos e latência que outras soluções. Entretanto, a latência pode ser atenuada, em alguns casos, através de ajustes na configuração da rede, tais como: topologia, arbitragem, mecanismos de controle de fluxo, política de roteamento, tamanho dos buffers. Por outro lado, os sistemas embarcados apresentam, geralmente, requisitos cada vez mais rígidos em relação à qualidade de serviço (QoS – do inglês, Quality of Service) e a restrições temporais. Dessa forma, esses requisitos temporais e de QoS aumentam ainda mais a complexidade do projeto de sistemas embarcados. Em virtude desse aumento da complexidade, o ideal é que a exploração do espaço de projeto seja feita no nível de abstração mais alto possível. Com isso, espera-se manter o tempo de projeto dentro dos níveis adequados, além de permitir uma exploração de espaço de projeto mais ampla e rápida. Nessa exploração, a configuração da rede têm impacto direto sobre os requisitos temporais e de QoS. Esta tese situa-se no contexto de investigar a influência da estrutura de comunicação no atendimento aos requisitos de QoS das aplicações de tempo real. Frente aos requisitos dessas aplicações, especificamente em relação ao atendimento dos deadlines das tarefas e a latência das comunicações, este trabalho apresenta mecanismos de ajustes no planejamento e configuração da NoC em sistemas embarcados, objetivando a garantia desses requisitos. As estratégias utilizadas nos ajustes das características da NoC objetivam permitir o uso mínimo de recursos para atender os requisitos das aplicações de tempo real, dentro das exigências de QoS. Os resultados apresentados comprovam que o ajuste correto nos parâmetros da estrutura de comunicação tem impacto direto no desempenho do sistema, especificamente em relação ao atendimento dos deadlines das mensagens e na redução da latência das comunicações. / With the technology advancing, a huge number of transistors can be included in a single chip. As a consequence, it is possible to integrate many blocks to build a complete system on a chip (SoC). These SoCs have more capacity, but their designs are more complex. One of the problems to solve is the design of the communication infrastructure to interconnect the systems blocks. In the last years, the utilization of networks as a solution for the communication problem has been proposed. These Networks-on-Chip (NoCs) have some interesting characteristics, such as reuse of components, scalability, and parallelism. On the other side, NoCs have higher costs and latency if compared to others solutions. The latency can be reduced, in some cases, by the adaptation of the network configuration, for instance adjusting topology, arbitration, flow control mechanisms, routing policy, size of buffers, etc. However, in general, embedded systems have increasingly rigid requirements regarding quality of service (QoS) and timing constraints. These timing and QoS requirements increase the complexity of embedded systems design. Due to this increased complexity, it is better that the design space exploration is performed at the highest possible abstraction level. With this, it is expected that the design time can be kept within adequate values, besides allowing a faster and broader design space exploration. In this exploration, the network configuration has direct impact upon timing and QoS requirements. The context of this thesis is the investigation of the influence of the communication structure on meeting QoS requirements in real time applications, in particular with respect to the fulfillment of task deadlines and latencies. This work shows mechanisms for adaptation of the NoC configuration for embedded systems, in order to meet the application requirements. The strategies used in the adjustment of the NoC characteristics allow the minimum use of resources to meet the real time application constraints, among the QoS requirements. The presented results demonstrate that the correct adjustment in the communication structure parameters has direct impact on the system performance, specifically with respect to the fulfillment of message deadlines and to the reduction of the communication latencies.

A popularidade da linguagem Java no mercado de sistemas embarcados está aumentando como uma alternativa à necessidade de compatibilidade de software e ao crescimento da complexidade das aplicações, notadamente em eletrônica de consumo e automação industrial, mercado que também está se expandindo. Apesar de um melhor gerenciamento da complexidade do software permitido pela linguagem Java, as restrições de necessidade de economia de energia, baixo consumo de potência e necessidade de desempenho impostas aos sistemas embarcados, com especial ênfase aos sistemas portáteis, são potencializadas. Entretanto, as características da Java Virtual Machine, baseada em uma máquina de pilha, abrem possibilidades de otimização do processamento de aplicações embarcadas inerentes às máquinas de pilha e ainda não devidamente exploradas pelos processadores Java atuais. Com a aplicação de tradução binária ao código Java e utilização de técnicas de reconfiguração, consegue-se obter aumento de performance com simultânea economia de energia, permitindo-se uma melhor adequação da execução das aplicações Java para o domínio dos sistemas embarcados. Este trabalho apresenta uma unidade reconfigurável de granularidade grossa, o Javarray, a ser acoplada a um processador de execução Java nativa, destinada à execução otimizada dos blocos básicos mais representativos das aplicações embarcadas Java. Dessa forma, conseguimos explorar ILP de uma maneira simples e com a reconfiguração de poucos blocos básicos obtivemos uma redução no número de instruções executadas em até 42%, aumentamos o desempenho das aplicações em até 2,6 vezes e obtivemos economias de energia de até 64%, ao mesmo tempo em que mantivemos compatibilidade de software com as aplicações Java, e em muitos casos obtivemos simultânea redução na potência consumida. Esses dados referem-se a um conjunto de 3 aplicações específicas utilizadas por nosso grupo. A topologia básica do Javarray é desenvolvida a partir da análise de profiles de aplicações embarcadas, a partir da qual algumas variações organizacionais são exploradas. Em especial, desenvolveu-se uma arquitetura seqüencial, que habilita a utilização de técnicas de pipeline no Javarray, permitindo a exploração de paralelismo de mais alto nível. Como produto secundário dos esforços pela busca de economia de energia através do aumento de desempenho – foco deste trabalho – apresenta-se então os primeiros estudos acerca da possibilidade de execução de processamento do tipo stream em um pipeline de instruções reconfiguráveis no Javarray, aumentando dessa forma o IPC e reduzindo o impacto do consumo estático de energia. / Althought with a better management of the softwares’ complexity, allowed by the Java language, the restrictions of energy saving, low power consumption and the need of performance imposed to the embedded systems, with special emphasis to the mobile systems, are potentialized The popularity of the Java language in the embedded systems market is increasing as an alternative to the software compatibility necessity and the applications’ complexity growth, notably at consumption electronic and industrial automation, market which is also expanding. However, the characteristics of Java Virtual Machine, based upon a stack machine, open new possibilities to the optimization of embedded systems processing inherent to the stack machines and not yet properly explored by the actual Java processors. With the exploitation of binary translation to the Java code and the use of reconfiguration techniques, we can improve the performance with simultaneous energy savings, achieving achieving a better fit of Java applications execution to the embedded systems domain. This work presents a coarse grain reconfigurable unit, the Javarray, to be coupled to a native execution Java microcontroller, designed to the optimized execution of the embedded systems applications more representative basic blocks. With this, we can explore ILP in a simple way and reduce the number of the executed instructions up to 42%, improving the performance up to 2.6 times and saving energy up to 64%, at the same time in which allowing for Java compatibility and, in many cases, still having less power consumption. This data refer to a set of 3 specific applications used by our research group. The basic Javarray topology is developed from the analysis of the embedded application profiles, form which some organizational variations are explored. In special, it was designed a sequential architecture, which enables the use of pipeline techniques on the Javarray, allowing for the exploitation of coarser grains parallelism. As a secondary product of the search for the energy savings through the performance speedup – focus of this work – it is presented the first studies about the possibility of stream-based processing execution in a pipeline of reconfigurable instructions on the Javarray, this way increasing the IPC and reducing the static energy consumption impact.