Submitted by Alice Araujo (alice.caraujo@ufpe.br) on 2018-05-02T22:16:07Z No. of bitstreams: 1 DISSERTAÇÃO Henrique Figueirôa Lacerda.pdf: 4976741 bytes, checksum: e08882c8e4c27f1166b96bce007ff08f (MD5) / Made available in DSpace on 2018-05-02T22:16:07Z (GMT). No. of bitstreams: 1 DISSERTAÇÃO Henrique Figueirôa Lacerda.pdf: 4976741 bytes, checksum: e08882c8e4c27f1166b96bce007ff08f (MD5) Previous issue date: 2016-09-06 / Com o aumento no número de equipamentos eletrônicos nas residências e o estoque cada vez menor de recursos naturais para geração de energia, cresce a necessidade de se utilizar a energia disponível de maneira mais eficiente. Os sistemas de Casas Inteligentes permitem monitorar e controlar equipamentos residenciais, além de fornecer aos usuários sugestões de utilização dos equipamentos para redução de energia. O sistema proposto neste trabalho opera no gerenciamento do consumo de energia de residências. A partir de dados de energia coletados de equipamentos domésticos, perfis de uso são identificados e aplicados a técnicas multiobjetivo em busca de novos perfis similares mas mais econômicos, fazendo um equilíbrio entre redução de energia e conforto do usuário. Neste trabalho, foi utilizado a base de dados da UK-DALE que possui dados desagregados de consumo de energia para vários equipamentos distintos. Para exploração dos parâmetros, foram realizados experimentos utilizando as técnicas multiobjetivo NSGA-II e MOPSO. Estas técnicas são bastante utilizadas na literatura por serem de simples compreensão e rápida convergência. Em seguida, para análise comparativa entre ambas, utilizou-se a métrica do hipervolume, que avalia o quão próximas as soluções estão das soluções ótimas. Os resultados obtidos fornecem liberdade ao usuário e ao sistema de recomendação permitindo sugestões de perfis mais econômicos ou mais próximos ao perfil atual. Para os melhores resultados foi possível obter conjuntos de soluções com até 70% de redução de energia. / With the growth on the number of home appliances and natural resources depletation increases the need for an efficient usage of the available energy. Smart Home systems allow you to monitor and control residential appliances, besides giving home users suggestions on how to use them focusing on saving energy. The system proposed in this work operates at the level of residential energy management and from the energy data collected from home appliances, multiobjective techniques were used to recommend equipment usage profile that is more economical than the current profiles but that are similar to these. Making a balance between energy reduction and user comfort. In this work, we used a database from UK-DALE, which contains disaggregated energy consumption data from many different appliances. For parameters exploration, experiments were done using NSGAII and MOPSO multi-objective techniques. These techniques are widely used in the literature because of their ease of use and fast convergence. For comparing their results the hypervolume metric was used, which evaluate how close the solutions are to the optimal solutions. The obtained results give the user and the recommender system the option of more economical solutions or closer to the current profile. The best obtained solutions were capable of reducting up to 70% of the current energy profile.

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-05T07:08:22Z (GMT). No. of bitstreams: 1 Moreira_RogeriodeRangel_M.pdf: 1401743 bytes, checksum: 922148e704936c726c75bd83df0559c6 (MD5) Previous issue date: 2004 / Resumo: Devido ao aumento da quantidade de sistemas embarcados no dia a dia das pessoas, faz-se necessário que tais sistemas tenham desempenho ótimo aliado a um baixo custo de produção. O Projeto Chameleon é um projeto direcionado para a área de arquiteturas embarcadas reconfiguráveis, voltado para a determinação de padrões de programas que devem ser implementados em hardware de forma a otimizar o desempenho de tais sistemas embarcados. Este trabalho apresenta a biblioteca para seleção de padrões de programas ¿ Pattern Matcher, que corresponde a um dos módulos do Projeto Chameleon. A sua principal característica é a habilidade de filtrar padrões de programas originados de uma massa de dados de grandes proporções, onde fica praticamente impossível uma análise manual de quais padrões devem ser selecionados para implementação no hardware. As principais contribuições deste projeto são: um conjunto de filtros que podem ser utilizados de forma individual ou conjugada de modo a determinar os padrões que atendem as necessidades dos projetistas, além de um conjunto de funções estatísticas que permitem analisar um conjunto de padrões de programas, juntamente com uma arquitetura de software modular capaz de suportar novas extensões de filtros e análises estatísticas / Abstract: Due to the ever increasing usage of embedded systems in our day lives, these systems are required to accomplish an optimal performance along with a low cost os production. The Chameleon Project focuses on embedded reconfigurable architectures, where it struggles to pin point which code patterns are elect able to be implemented in hardware in order to optimize the overall system performance. This theses presents the Pattern Matcher, a library that fits the Chameleon Project architecture. Its mains capabilities comprises the automatic code pattern filtering. Since these patterns belong to a huge data base, it would be virtually impossible to manually select the code patterns that may fit a developer's need among thousands of them. The main contributions of this theses are: a set of filters that can be used individually or chained in order to pick those code patterns that fit someone needs, along with a set of statistical functionalities that allow one to have an overview of an entire library of code patterns and an extensible software architecture that can be extended to support new filters and statistical functionalities / Mestrado / Engenharia de Computação / Mestre em Computação

Orientador: Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-05T22:19:54Z (GMT). No. of bitstreams: 1 Moreano_NahriBalesdent_D.pdf: 800701 bytes, checksum: 14a5d8efe200a7b691c39c5d95f34948 (MD5) Previous issue date: 2005 / Resumo: Pesquisas recentes na área de arquiteturas reconfiguráveis mostram que elas oferecem um desempenho melhor que os processadores de propósito geral (GPPs - General Purpose Processors), aliado a uma maior flexibilidade que os ASICs (Application Specific Integrated Circuits). Uma mesma arquitetura recongurável pode ser adaptada para implementar aplicações diferentes, permitindo a especialização do hardware de acordo com a demanda computacional da aplicação. Neste trabalho, nos estudamos o projeto de sistemas dedicados baseado em uma arquitetura reconfigurável. Adotamos a abordagem de extensão do conjunto de instruções, na qual o conjunto de instruções de um GPP e acrescido de instruções especializadas para uma aplicação. Estas instruções correspondem a trechos da aplicação e são executadas em um datapath dinamicamente recongurável, adicionado ao hardware do GPP. O tema central desta tese e o problema de compartilhamento de recursos no projeto do datapath reconfigurável. Dado que os trechos da aplicação são modelados como grafos de luxo de dados e controle (Control/Data-Flow Graphs ¿ CDFGs), o problema de combinação de CDFGs consiste em projetar um datapath reconfigurável com área mínima. Nos apresentamos uma demonstração de que este problema e NP-completo. Nossas principais contribuições são dois algoritmos heurísticos para o problema de combinação de CDFGs. O primeiro tem o objetivo de minimizar a área das interconexões do datapath reconfigurável, enquanto que o segundo visa a minimização da área total. Avaliações experimentais mostram que nossa primeira heurística resultou em uma redução media de 26,2% na área das interconexões, em relação ao método mais utilizado na literatura. O erro máximo de nossas soluções foi em media 4,1% e algumas soluções ótimas foram obtidas. Nosso segundo algoritmo teve tempos de execução comparáveis ao método mais rápido conhecido, obtendo uma redução media de 20% na área. Em relação ao melhor método para área conhecido, nossa heurística produziu áreas um pouco menores, alcançando um speed up médio de 2500. O algoritmo proposto também produziu áreas menores, quando comparado a uma ferramenta de síntese comercial / Abstract: Recent work in reconfigurable architectures shows that they ofter a better performance than general purpose processors (GPPs), while offering more exibility than ASICs (Application Specific Integrated Circuits). A reconfigurable architecture can be adapted to implement different applications, thus allowing the specialization of the hardware according to the computational demands. In this work we describe an embedded systems project based on a reconfigurable architecture. We adopt an instruction set extension technique, where specialized instructions for an application are included into the instruction set of a GPP. These instructions correspond to sections of the application, and are executed in a dynamically reconfigurable datapath, added to the GPP's hardware. The central focus of this theses is the resource sharing problem in the design of reconfigurable datapaths. Since the application sections are modeled as control/data-ow graphs (CDFGs), the CDFG merging problem consists in designing a reconfigurable datapath with minimum area. We prove that this problem is NP-complete. Our main contributions are two heuristic algorithms to the CDFG merging problem. The first has the goal of minimizing the reconfigurable datapath interconnection area, while the second minimizes its total area. Experimental evaluation showed that our first heuristic produced an average 26.2% area reduction, with respect to the most used method. The maximum error of our solutions was on average 4.1%, and some optimal solutions were found. Our second algorithm approached, in execution times, the fastest previous solution, and produced datapaths with an average area reduction of 20%. When compared to the best known area solution, our approach produced slightly better areas, while achieving an average speedup of 2500. The proposed algorithm also produced smaller areas, when compared to an industry synthesis tool / Doutorado / Doutor em Ciência da Computação

Este trabalho apresenta uma metodologia para a geração automática de ASICs, em VHDL, a partir da linguagem de entrada Java. Como linguagem de especificação adotou-se a Linguagem Java por esta possuir características desejáveis para especificação a nível de sistema, como: orientação a objetos, portabilidade e segurança. O sistema é especificamente projetado para suportar síntese de ASICs a partir dos modelos de computação Máquina de Estados Finita e Pipeline. Neste trabalho, adotou-se estes modelos de computação por serem mais usados em sistemas embarcados As principais características exploradas são a disponibilização da geração de ASICs para a ferramenta SASHIMI, o alto nível de abstração com que o projetista pode contar em seu projeto, as otimizações de escalonamento realizadas automaticamente, e o sistema ser capaz de abstrair diferentes modelos de computação para uma descrição em VHDL. Portanto, o ambiente permite a redução do tempo de projeto e, consequentemente, dos custos agregados, diminuindo a probabilidade de erros na elaboração do projeto, portabilidade e reuso de código – através da orientação a objetos de Java – podendo-se proteger os investimentos prévios em desenvolvimento de software. A validação desses conceitos foi realizada mediante estudos de casos, utilizando-se algumas aplicações e analisando os resultados obtidos com a geração dos ASICs.

Orientador: Alice Maria B. H. Tokarnia / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-03T17:26:02Z (GMT). No. of bitstreams: 1 Silva_ChristianFariasda_M.pdf: 922587 bytes, checksum: a34c7f681e08e8f95ea8b0c13d0564d7 (MD5) Previous issue date: 2003 / Mestrado

Orientador : Guido C. S. de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-03T22:37:24Z (GMT). No. of bitstreams: 1 Rigo_Sandro_D.pdf: 1618748 bytes, checksum: d86fcc62eb13221a1e6cb3ce90f1e252 (MD5) Previous issue date: 2004 / Doutorado / Ciência da Computação / Doutor em Ciência da Computação

Memoria (licenciado en ciencias jurídicas y sociales) / La presente memoria tiene como objetivo principal el analizar uno de los contratos especiales de la legislación laboral de más amplio uso, no sólo en nuestro país, sino que en todo el mundo. Además, veremos como es que la gente de mar se encuentra sujeto a dos contratos a la hora de establecer una relación laboral con su empleador, siendo estos, el contrato de trabajo propiamente tal y el contrato de embarco respectivo, lo que se traduce en la practica, en una “Dualidad Contractual”, la que analizaremos a fondo cuando entremos de lleno al estudio de este contrato especial laboral

O aumento da complexidade dos sistemas embarcados e a necessidade de um desenvolvimento cada vez mais acelerado têm motivado o uso de modelos abstratos que possibilitem maior flexibilidade e reusabilidade. Para isso, faz-se necessária a aceitação das linguagens e perfis mais abstratos, como o MARTE. Neste trabalho, foi desenvolvida uma ferramenta para conversão de sistemas embarcados independente de plataforma (PIM) em sistemas de uma plataforma específica (PSM), denominada I2S (Independente to Specific). O I2S é totalmente acoplável a novos desenvolvimentos e necessidades do projetista, capaz de modelar representações gráficas de sistemas embarcados, usando componentes do MARTE e permitindo uma implementação final em tecnologia reconfigurável. A partir de um modelo independente de plataforma faz-se a conversão para o padrão de projeto SOPC-Builder da Altera e XPS da Xilinx, possibilitando a exploração do espaço de projeto nessas duas tecnologias de modo automático. O trabalho faz análise de sistemas convertidos em diversas configurações e traz resultados relevantes para a área que validam o uso da proposta, atendendo aos requisitos de projeto / The growing of embedded systems complexity and the want for a quicker development has motivated the use of abstract models that improves flexibility and reusability. To these objective, we searched for the most adequate languages and profiles, like MARTE. In this work we developed a tool for conversion from platform independent models (PIM) to platfom specific models (PSM), named I2S (Independent to Specific). The I2S is totally acceptable to new developments and necessities of the designer, to open up modelling graphic representations of embedded systems using MARTE components and doing implementation in reconfigurable technology. A platform independent model is converted to the pattern of Alteras SOPC-Builder and Xilinxs XPS, making possible the exploitation of the project space in theses two tecnologies automatically. The work does analysis of systems converted in different configurations and shows relevant results to the area that validate the use of the proposal, meeting the project requirements

O contínuo avanço da capacidade dos circuitos integrados e a necessidade de sistemas embarcados cada vez mais complexos para lidar com os problemas atuais, com prazos cada vez mais curtos, estão direcionando o desenvolvimento de sistemas de circuitos integrados para ambientes de alto nível de abstração cada vez mais distantes dos detalhes de hardware. O uso de linguagens de alto nível para auxiliar o desenvolvimento de sistemas embarcados é uma tendência atual pois tal abordagem tende a reduzir a complexidade e o tempo de desenvolvimento. Este trabalho propõe o desenvolvimento de uma nova ferramenta para geração de arquiteturas de hardware em Bluespec em um ambiente gráfico utilizando diagramas da UML. Esta ferramenta permite que o projetista descreva o comportamento utilizando máquina de estados finita no padrão UML 2.0, onde cada estado pode conter a codificação do comportamento com as linguagens Bluespec e C. Dada uma máquina de estados, a mesma é traduzida para a linguagem Bluespec por meio de um compilador e templates. Como resultado, é apresentado a geração de duas arquiteturas de hardware a fim de demonstrar as vantagens e limitações da ferramenta desenvolvida / The continuous advancement of integrated circuits capacity and the need for embedded systems even more complex to deal with current problems, with shorter time-to-market, are driving the development of integrated circuits systems to environments with high level abstraction more and more distant from the hardware details. The use of high level languages to assist the embedded systems development is a current trend for such an approach tends to reduce the complexity and development time. This work proposes the development of a new tool in Bluespec to generate hardware architectures in a graphical environment using UML diagrams. This tool allows the designer to describe the behavior using finite state machine in UML 2.0 standard, where each state can contain the coding behavior with Bluespec and C languages. Given a state machine, it is translated to Bluespec language through a compiler and templates. As a result is presented the generation of two hardware architectures in order to demonstrate the advantages and limitations of the developed tool

Submitted by PPG Ci?ncia da Computa??o (ppgcc@pucrs.br) on 2018-03-21T19:00:14Z No. of bitstreams: 1 MATHEUS_DUARTE_VASCONCELOS_DIS.pdf: 1962973 bytes, checksum: 77c055e16913a3e7b366d18bb3c59fa3 (MD5) / Approved for entry into archive by Tatiana Lopes (tatiana.lopes@pucrs.br) on 2018-04-04T13:36:20Z (GMT) No. of bitstreams: 1 MATHEUS_DUARTE_VASCONCELOS_DIS.pdf: 1962973 bytes, checksum: 77c055e16913a3e7b366d18bb3c59fa3 (MD5) / Made available in DSpace on 2018-04-04T13:40:43Z (GMT). No. of bitstreams: 1 MATHEUS_DUARTE_VASCONCELOS_DIS.pdf: 1962973 bytes, checksum: 77c055e16913a3e7b366d18bb3c59fa3 (MD5) Previous issue date: 2017-08-31 / Historically embedded systems (ES) were designed to perform a single task throughout their lifetime. However, this view has changed with the new paradigm of computing called the Internet of Things or IoT. An example of environment where IoT can be applied are smart cities by creating products such as smart poles. Thus, smart poles can be responsible not only for city lighting, but also for the control of security cameras, in addition to temperature and noise sensors. In this scenario, the virtualization technique in ES appears to contribute to the development of IoT devices since it allows a better use of the available resources in the ES besides contributing to the increase of the security. ES security has been neglected and IoT oriented ES have attracted malicious attacks as they play a central role in the operation of essential services for individuals and enterprises. Therefore, the objective of this work is to identify a set of security mechanisms that use cryptography techniques that, combined with the virtualization technique, can establish a security architecture for IoT oriented virtualized ES (VES). Thus, establishing a minimum level of confidence between the users and the SEV. Two security mechanisms have been implemented in prplHypervisor: integrity checking and introspection of guest system hypercalls. The results show that for a guest system with a size of 256kB the integrity check mechanism imposed a 150.33ms initialization delay time while the introspection engine imposed 10.57ms of initialization delay. 2,029 lines of code have been added to the prplHypervisor to perform the integrity check and 120 lines of code to implement the introspection engine. The final size of the prplHypervisor has 32kB which represents a 53% increase over the original code. However, growth does not prevent the use of security mechanisms since the storage capacity available on the platform is 2MB. / Historicamente os sistemas embarcados (SE) eram desenvolvidos para realizar uma ?nica tarefa em toda a sua vida. Entretanto, esta vis?o mudou com o novo paradigma da computa??o chamado Internet das Coisas ou IoT. Um ambiente onde a IoT pode ser aplicada s?o as cidades inteligentes por meio da cria??o de produtos como, por exemplo, os postes inteligentes. Assim, os postes inteligentes podem ser respons?veis n?o s? pela ilumina??o da cidade, mas encarregados tamb?m pelo controle de c?meras de seguran?a, al?m de sensores de temperatura e ru?do. Neste cen?rio, a t?cnica de virtualiza??o em SE surge para contribuir no desenvolvimento de dispositivos IoT, pois permite uma melhor utiliza??o dos recursos dispon?veis nos SE al?m de auxiliar para o aumento da seguran?a. A seguran?a dos SE tem sido negligenciada e os SE voltados para IoT t?m atra?do ataques maliciosos, visto que, desempenham um papel central no funcionamento de servi?os essenciais para as pessoas e empresas. O objetivo deste trabalho ? identificar um conjunto de mecanismos de seguran?a que utilizam t?cnicas de criptografia que, combinados com a t?cnica de virtualiza??o, possam estabelecer uma arquitetura de seguran?a para os SE virtualizados (SEV) voltados para IoT. Assim, estabelecendo um n?vel de confian?a m?nimo entre os usu?rios e os SEV. Al?m disso, foram implementados dois mecanismos de seguran?a no prplHypervisor: a verifica??o de integridade e a introspec??o das hypercalls do sistema convidado. Os resultados mostram que para um sistema convidado com tamanho de 256kB o mecanismo de verifica??o de integridade imp?s um tempo de atraso na inicializa??o de 150,33ms enquanto o mecanismo de introspec??o imp?s 10,57ms de atraso na inicializa??o. Foram adicionados 2.029 linhas de c?digo ao prplHypervisor para realizar a verifica??o de integridade e 120 linhas de c?digo para implementar o mecanismo de introspec??o. O tamanho final do prplHypervisor possui 32kB o que representa um aumento de 53% em rela??o ao c?digo original. Todavia, o crescimento n?o inviabiliza o uso dos mecanismos de seguran?a, dado que, a capacidade de armazenamento dispon?vel na plataforma utilizada ? de 2MB.