Made available in DSpace on 2014-07-18T02:01:27Z (GMT). No. of bitstreams: 1 000459325-Texto+Completo-0.pdf: 2898170 bytes, checksum: 16df18a4b13e444ddaa394a95eaebeae (MD5) Previous issue date: 2014 / The use of Real-Time Operating System (RTOS) became an attractive solution to design safety-critical real-time embedded systems. At the same time, we enthusiasti-cally observe the widespread use of multicore processors in an endless list of our daily applications. It is also a common agreement the increasing market pressure to reduce power consumption under which these embedded, portable systems have to operate. As the major consequence, these systems are becoming more and more sensitive to transi-ent faults originated from a large spectrum of noisy sources such as conducted and radi-ated Electromagnetic Interference (EMI) and ionizing radiation (single-event effect: SEE and total-ionizing dose: TID). Therefore, the system’s reliability degrades. In this work, we discuss the development and validation of an Infrastructure-Intellectual Prop-erty (I-IP) able to monitor the RTOS’ activity in a multicore processor system-on-chip. The final goal is to detect faults that corrupt the task scheduling process in embedded systems based on preemptive RTOS. Examples of such faults could be those that pre-vent the processor from attending an interruption of higher priority, tasks that are strict-ly allocated to run on a given core, but are running on another one, or even the execu-tion of low-priority tasks that are passed over high-priority ones in the ready-task list maintained on-the-fly by the RTOS. This I-IP, namely RTOS-Watchdog, was described in VHDL and is connected to each of the processor CPU-Addresses busses. The RTOS–Watchdog has a parameterizable interface to easily fit any processor bus. A case-study based on a multicore processor running different test programs under the control of a typical preemptive RTOS was implemented. The case-study was prototyped in a Xilinx Virtex4 FPGA mounted on a dedicated platform (board plus con-trol software) fully developed at the Computing Signals & Systems’ Group (SiSC) [1] of the Catholic University (PUCRS). For validation, the whole system was exposed to combined effects of EMI and TID. Such experiments were performed in several steps, part of them carried out at PUCRS, Brazil, and part at the Instituto Nacional de Tecnología Industrial (INTI) and Centro Atómico, both located in the city of Buenos Aires, Argentina. The obtained results demonstrate that the proposed approach provides higher fault coverage and reduced fault latency when compared to the native fault detec-tion mechanisms embedded in the kernel of the RTOS. / O uso de sistemas operacionais de tempo real (Real-Time Operating Systems, RTOS), tornou-se uma solução atrativa para o projeto de sistemas embarcados críticos de tempo real. Ao mesmo tempo, observamos com entusiasmo o amplo uso de proces-sadores multicores em uma lista interminável de nossas aplicações diárias. É também um acordo comum a crescente pressão do mercado para reduzir o consumo de energia em que estes sistemas portáteis embarcados necessitam para operar. A principal conse-quência é que estes sistemas estão se tornando cada vez mais suscetíveis à falhas transi-entes originadas por um amplo espectro de fontes de ruídos como Interferência Eletro-magnética (Electromagnetic Interference, EMI) conduzida e irradiada e radiação ioni-zante (single-event transient: SET e total-ionizing dose: TID). Portanto, a confiabilidade destes sistemas é degradada. Nesta dissertação, discute-se o desenvolvimento e valida-ção de um I-IP (Infrastructure-Intellectual Property) capaz de monitorar a atividade do RTOS em um processador multicore. O objetivo final é detectar falhas que corrompem o processo de escalonamento de tarefas em sistema sistemas embarcados baseados em RTOS preemptivos. Como exemplo destas falhas podem ser aquelas que impedem o processador de atender uma interrupção de alta prioridade, tarefas alocadas para serem executadas por um determinado núcleo, mas que são executadas por outro núcleo, ou até a execução de tarefas de baixa prioridade enquanto houver tarefas de alta prioridade na lista de tarefas prontas atualizada dinamicamente pelo RTOS. Este I-IP, chamado RTOS–Watchdog, foi descrito em VHDL e é conectado ao Barramento de Endereços da CPU em cada núcleo do processador. O RTOS–Watchdog possui uma interface parame-trizável de modo a facilitar a adaptação a qualquer processador. Um estudo de caso baseado em um processador multicore executando diferen-tes benchmarks sob o controle de um RTOS preemptivo típico foi desenvolvido. O es-tudo de caso foi prototipado em uma FPGA Xilinx Virtex4 montada em uma plataforma dedicada (placa mais software de controle) totalmente desenvolvida no Grupo Compu-ting Signals & Systems (SiSC) [1] da Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS). Para a validação, todo o sistema foi exposto aos efeitos combinados de EMI e TID. Estes experimentos foram realizados em diversos passos, parte deles foram realizados na PUCRS, Brasil e parte no Instituto Nacional de Tecnologia Industrial (INTI) e Centro Atómico, ambos na cidade de Buenos Aires, Argentina. Os resultados demonstram que a abordagem proposta fornece uma maior cobertura de falhas e latência de falhas reduzida quando comparados aos mecanismos de detecção de falhas nativos embarcados no kernel do RTOS.

Made available in DSpace on 2013-08-07T18:53:18Z (GMT). No. of bitstreams: 1 000434259-Texto+Completo-0.pdf: 861644 bytes, checksum: a1d7d01d86f05de127324b3bd5e5c832 (MD5) Previous issue date: 2011 / The increasing number of embedded computer systems being used in several segments of our society, from simple consumer products to safety critical applications, has intensified the study and development of new test methodologies and fault tolerance techniques capable of assuring the high reliability expected from those systems. Fault injection represents an extremely efficient way of the test and the fault-tolerant techniques often adopted in complex integrated circuits, such as Systems-on-Chip (SoCs). This work proposes a new fault injection platform that combines concepts related to hardware-based and simulation-based fault injection techniques. This new platform is able to inject different kinds of faults into the busses present in several functional components in a VHDL described SoC. The use of saboteurs controlled by a fault injection manager instantiated in the same FPGA as the target system provides high controllability coupled with low intrusiveness and a wide range of possible fault models. Moreover, it is worth noting that the proposed platform represents an easy solution with respect to the configuration and automation of fault injection campaigns. / O aumento do número de sistemas computacionais embarcados sendo utilizados em diversos segmentos de nossa sociedade, de simples bens de consumo até aplicações críticas, intensificou o desenvolvimento de novas metodologias de teste e técnicas de tolerância a falhas capazes de garantir o grau de confiabilidade esperado os mesmos. A injeção de falhas representa uma solução extremamente eficaz de avaliar metodologias de teste e técnicas de tolerância a falhas presentes em circuitos integrados complexos, tais como Systems-on-Chip (SoCs). Este trabalho propõe uma nova plataforma de injeção de falhas que combina conceitos relacionados a técnicas de injeção de falhas baseadas em hardware e em simulação. Esta nova plataforma proposta é capaz de injetar diferentes tipos de falhas nos barramentos presentes em diversos componentes funcionais de um SoC descrito em VHDL. O uso de sabotadores controlados por um gerenciador de injeção de falhas instanciado no mesmo FPGA que o sistema a ser avaliado é capaz de prover uma alta controlabilidade aliada a baixa intrusividade e uma grande gama de modelos de falhas. Além disso, é importante salientar que a plataforma proposta representa uma solução fácil no que diz respeito à configuração e automação de experimentos de injeção de falhas.

Made available in DSpace on 2013-08-07T18:53:21Z (GMT). No. of bitstreams: 1 000401158-Texto+Completo-0.pdf: 9853099 bytes, checksum: 1e66fe399c5e86bc932c94f590606b95 (MD5) Previous issue date: 2008 / Considering that the power-supply bus (VCC and Gnd) can degrade signal integrity of Systems-on-Chip (SoC) by means of voltage oscillations that conduct to functional failure, the goal of this work is validate a new technique, named CDCDC (Clock Duty Cycle Dynamic Control), which aims at improving digital synchronous integrated circuits (IC) robustness to this kind of disruption. The considered technique performs the dynamic control of the clock duty cycle according to the presence of perturbations (noise) on the power-bus. This dynamic control of the clock signal performs the stretching or shrinking of the duty cycle, which allows the synchronous circuit to present higher robustness to power-supply fluctuations, while maintaining the same clock pace. Conversely, conventional approaches, in this case, use to reduce clock rate to ensure proper signal integrity. Considering that the electromagnetic interference (EMI) is one of the main sources of voltage oscillations in the power-bus of integrated circuits (ICs), which in turn may compromise the reliability of electronic systems due to the reduction of signal-to-noise ratio, this work aims at validating the use of the CDCDC technique to increase the robustness of ICs operating under the EMI exposition. / Tendo em vista que o barramento de alimentação (VCC e Gnd) afeta diretamente a integridade de sinal de sistemas em chip (Systems-on-Chip, SoC) através de oscilações de tensão que podem induzir a erros funcionais, este trabalho tem por objetivo validar uma técnica inovadora, denominada CDCDC (Clock Duty Cycle Dynamic Control). Esta técnica visa aumentar a robustez de circuitos integrados (CI) digitais síncronos a tais oscilações de tensão. A técnica em questão realiza o controle dinâmico do ciclo de trabalho (duty-cycle) do sinal de relógio (clock) de acordo com a presença de perturbações (ruídos) nas linhas de alimentação. Este controle dinâmico do sinal de relógio realiza o prolongamento ou a redução do ciclo de trabalho, permitindo assim que o circuito síncrono apresente uma maior robustez às flutuações dos níveis de tensão nas linhas de alimentação, sem que haja redução da freqüência do sinal de relógio. Garante-se desta forma, a manutenção do desempenho do sistema mesmo quando este estiver operando em ambientes expostos ao ruído. Considerando que a interferência eletromagnética (EMI) é uma das principais causas de oscilações no barramento de alimentação de circuitos integrados (CI’s), o que por sua vez compromete drasticamente a confiabilidade dos sistemas através da redução da margem de sinal/ruído, este trabalho tem por objetivo validar a utilização da técnica CDCDC para o aumento da robustez de CI’s operando expostos à EMI.

Made available in DSpace on 2013-08-07T18:53:24Z (GMT). No. of bitstreams: 1 000443096-Texto+Completo-0.pdf: 6133830 bytes, checksum: 908c7fe6bab5b7e729af71ec9803c982 (MD5) Previous issue date: 2012 / The world we live today is very dependent of the technology advance and the Systemson- Chip (SoC) are one of the most important actors of this advance. As a consequence, the Moore's law has been outperformed due to this strong demand on the SoCs for growth, so that new silicon technologies has emerged along with new fault models that decreased the reliability of these devices. SoCs built using Very Deep Sub-Micron technology have a great number of interconnections, increasing the occurrence of Resistive-Open defects that occur on these interconnections up to the point where Resistive-Open defects have become the most important responsible for defective SoCs escaping the manufacturing tests. According to SIA Roadmap's projection, the area consumed by the SRAM on the SoC will be around 95% of the available area, knowing these memory have a great number of interconnections there is also a great probability of occurring Resistive-Open defects on the SRAM circuits which will compromise the overall SoC reliability. When found on SRAMs cells, these defects are able to cause dynamic and static functional faults according to its size, where static faults are sensitized by performing only one operation at the SRAM cell, while dynamic are sensitized by two or more operations. The most common manufacturing tests used to detect defective SoCs are today unable to detect dynamic faults caused by weak Resistive-Open defects. March test performs access on the memory with the intention of sensitizing the faults and detect them as consequence. Due to the higher number of operations necessary to sensitize dynamics faults, this test is not able to detect them properly. Another test is the Iddq test, which is able to detect the presence of defects by monitoring the overall current consumption of a SoC while it's being excited by a known vector of data on its inputs. The consumed current is compared to thresholds or to another similar device that is being excited on the same way. Iddq test is not able to distinguish the variations on current caused by process variations or defects presence. There is an other type of test using On-Chip Current Sensors (OCCS) with March tests that performs current monitoring on the circuits of the SoC and compare them with a threshold in order to set a ag when the monitored current gets higher or lower than a con gured thresholds. Because the mentioned test uses threshold, it is not able to detect Resistive-Open defects that could happen in any node, with any size, in the SRAM cell performing any operation. In this scenario the current consumption could be higher or lower than the defectless current consumption of a cell, making impossible to detect defects using thresholds. By all that, the objective of this dissertation is to propose a defect detection technique able to overcome the three mentioned limitations of preview explained tests. For that, OCCS are along with March test, but a Neighborhood Comparator Logic (NCL) has been included with the objective to perform the detections itself, removing from the OCCS the mission of nding defects. Now the OCCS is only responsible in converting the monitored current consumption signal to a one bit PWM digital signal. In this form, no threshold will be required because the NCL will obtain the reference of the correct current consumption (behavior reference) within the SRAM circuits, by comparing the neighboring cells and adopting the most common behavior as the reference one, so that it will detect those cells that behave di erently from the reference as defective ones. The neighborhood's cells are excited in a parallel form by the test processor, which performs a March test algorithm. The NCL, the OCCS and the March test, together, compose the proposed Resistive-Open detection technique, which has been validated on this work. As result, the proposed technique has shown being able to detect all of the 10 million defective cells of a 1Gbit SRAM containing the hardest defect to detect (small ones). No defective cell has escaped the simulated test and there was only 294,890 good cells being wasted, which represents 0. 029% of the simulated SRAM cells. All of that, by costing only the equivalent to the area of 56 SRAM cells per monitored column and a manufacturing test that performs 5 operations per line of the SRAM. / O mundo de hoje é cada vez mais dependente dos avanços tecnológicos sendo os sistemas em chip (SoC, do inglês System-on-Chip) um dos principais alicerces desse avanço. Para tanto que a lei de Moore, que previu que a capacidade computacional dos SoCs dobraria a cada ano, já foi ultrapassada. Devido a essa forte demanda por crescimento novas tecnologias surgiram e junto novos modelos de falhas passaram a afetar a con abilidade dos SoCs. Os SoCs produzidos nas tecnologias mais avançadas (VDSM - Very Deep Sub-Micron), devido a sua alta integração de transistores em uma área pequena, passaram a apresentar um grande número de interconexões fazendo com que os defeitos do tipo Resistive-Open, que ocorrem nessas interconexões, se tornassem os maiores responsáveis por SoCs com defeitos escaparem os testes de manufaturas. Ainda, segundo projeções da SIA Roadmap, a área consumida pela SRAM será em torno de 95% da área utilizada por um SoC. E sabendo que essas memórias possuem inúmeras interconexões, existe uma grande probabilidade de ocorrer defeitos do tipo Resistive-Open em seus circuitos. Esses defeitos são capazes de causar falhas funcionais do tipo estáticas ou dinâmicas, de acordo com a sua intensidade. As falhas estáticas são sensibilizadas com apenas uma operação e as dinâmicas necessitam de duas ou mais operações para que sejam sensibilizadas. Os testes de manufatura mais utilizados para aferir a saúde dos SoCs durante o processo de manufatura são hoje ine cientes frente aos defeitos do tipo Resistive-Open. O mais comum deles é o March Test, que efetua operações de escrita e leitura na memória com o objetivo de sensibilizar falhas e por m detectá-las, entretanto é ine ciente para detectar as falhas do tipo dinâmicas porque é necessário efetuar mais operações que o tempo disponível permite para que essas falhas sejam sensibilizadas. Outro teste utilizado durante a manufatura chama-se teste de corrente quiescente (teste de Iddq), este monitora a corrente consumida do SoC como um todo durante a injeção de vetores nos sinais de entrada, o consumo de corrente do chip é comparado com limiares ou outro chip idêntico sob o mesmo teste para detectar defeitos, entretanto não é possível distinguir entre variações inseridas, nos sinais monitorados, pelos defeitos ou pelos corners, que são variações nas características dos transistores fruto do processo de manufatura. E, por m, o último teste que é apresentado é uma mistura dos dois testes anteriores, utiliza sensores de correntes e algoritmos de operações como em March Test onde que o defeito é detectado pelos sensores de corrente embutidos quando a corrente monitorada ultrapassa dado limiar, embora esse teste tenha condições de detectar defeitos que causam falhas dinâmicas e de não sofrerem in uência dos corners, ele é ine caz ao detectar defeitos do tipo Resistive-Open que possam ocorrer em qualquer local, com qualquer tamanho de impedância em uma SRAM executando qualquer operação, porque os defeitos do tipo Resistive-Open ora aumentam o consumo de corrente e ora o diminui de acordo com essas três características citadas. Comparações por limiares não têm condições de contornar esta di culdade .Com tudo isso, o objetivo desta dissertação de mestrado é propor uma técnica de detec ção de defeitos que seja capaz de vencer as três limitações dos testes convencionais de manufatura apontadas. Para a tarefa, sensores de corrente são utilizados associadamente com March Test, entretanto com o acréscimo de uma Lógica Comparadora de Vizinhança (LCV) que tomará para si a função de detectar defeitos, deixando os sensores apenas encarregados em transformar a corrente analógica em um sinal digital e que tem a capacidade de eliminar a necessidade do uso de limiares, junto com as demais limitações apontadas. A LCV monitora o comportamento de uma vizinhança células e, comparando-os entre si, acusa aquela ou aquelas células que se comportarem diferentemente das suas vizinhas como defeituosas, desta maneira a referência de comportamento correto é obtida da pró- pria vizinhança durante a execução do teste de manufatura, eliminando a necessidade de conhecimento prévio do tipo de distúrbio causado pelos defeitos do tipo Resistive-Open, trazendo facilidade na hora de projetar o sistema de detecção de defeitos e adicionado o poder de detectar qualquer defeito que gere alterações no sinal de corrente consumida das células da SRAM. Neste contexto, o sensor de corrente tem apenas a função de gerar o sinal digital, que é de 1 bit para cada sinal monitorado (V dd e Gnd) e modulado em largura de pulso (PWM), assim a LCV também tem sua complexidade diminuída, pois é constituída por apenas portas lógicas.A LCV e os sensores de corrente são utilizados durante o teste de manufatura, as comparações que ocorrem na vizinhança são efetuadas paralelamente nas células da mem ória, então o teste de manufatura necessita efetuar operações de acesso para excitar semelhantemente todas as células que participam da mesma vizinhança. O March Test é um teste que efetua operações desta natureza e, portanto, é utilizado para controlar a execução do teste e recolher os dados proveniente da LCV, que contém o resultado da detecção efetuada em cada vizinhança. A LCV, o sensor de corrente e o March Test juntos compõem a técnica de detecção de defeitos proposta nesta dissertação, e foram validados quanto as suas funções para comprovar que operam como projetados. Por m, a técnica proposta se mostrou capaz de detectar as 10 milhões de células defeituosas (com o defeito mais difícil de detectar que causa falha funcional dinâmica) em uma SRAM de 1Gbit, sem deixar passar nenhuma célula defeituosa pelo teste de manufatura, junto a isso, 294. 890 células boas foram desperdiçadas, isto-é, foram dadas como defeituosas enquanto não tinham defeitos, o que representa apenas 0,029% de desperdício. Tudo isso, ao custo de área equivalente a área consumida por 56 células de memória, por coluna monitorada, e ao custo de um teste de manufatura que executa apenas 5 operações em cada linha da SRAM.

Made available in DSpace on 2013-08-07T18:53:28Z (GMT). No. of bitstreams: 1 000444651-Texto+Completo-0.pdf: 12436643 bytes, checksum: 55eac64fc740807199185f2d82272612 (MD5) Previous issue date: 2010 / Nowadays, it is possible to observe a growing number of embedded systems in applications ranging from simple consumer to safety critical uses. To cope with the actual situation, new test methodologies, fault tolerance techniques, as well as new paradigms that are capable of guaranteeing the robustness and reliability of the systems, have been developed. Therefore, it can be said that robustness and reliability represent two of the most important challenges for the design of integrated circuits and systems. Further, it is important to highlight that the environment hostility where embedded systems can be found has significantly increased due to different types of interference caused by several kind of sources. In this context, Electromagnetic Interference (EMI), that can interfere or degrade the proper behavior of the circuit, represents one of the principal problems when aiming for reliable and robust embedded systems. Therefore, it is necessary to introduce design techniques directly aimed to achieve Electromagnetic Compatibility (EMC), thus eliminating or reducing the effects of EMI to acceptable levels. This work proposes a new hardware-based fault injection platform able to inject Power Supply Disturbances (PSD) into integrated circuits and systems according to the IEC 61000-4-29 normative. The developed platform can be used as a support mechanism during the development of PSD-tolerant embedded systems. Moreover, it is important to note that the new fault injection platform represents a viable and easy-to-configure alternative that can be used to evaluate the robustness and reliability of embedded systems. / O crescente número de sistemas computacionais embarcados nos mais diversos segmentos de nossa sociedade, desde simples bens de consumo até aplicações críticas, intensificou o desenvolvimento de novas metodologias de teste, de técnicas de tolerância a falhas, bem como de novos paradigmas de implementação, capazes de garantirem a confiabilidade e a robustez desejada para os mesmos. Assim, características como confiabilidade e robustez de circuitos integrados e sistemas representam dois dos mais importantes desafios no projeto dos mesmos. Sistemas computacionais embarcados encontram-se inseridos em ambientes cada vez mais hostis devido a diferentes tipos de interferência gerados pelas mais variadas fontes. Neste contexto, a interferência eletromagnética (Electromagnetic Interference - EMI) representa um dos mais críticos problemas no que diz respeito a confiabilidade e robustez em circuitos integrados e sistemas, podendo comprometer ou degradar o funcionamento dos mesmos. Assim, para eliminar ou reduzir esses efeitos à níveis aceitáveis, é necessário introduzir o uso de técnicas de projeto visando à compatibilidade eletromagnética (Electromagnetic Compatibility - EMC). Este trabalho propõe uma nova plataforma de injeção de falhas baseada em hardware, capaz de injetar ruído eletromagnético conduzido nas linhas de alimentação (Power Supply Disturbances – PSD) de circuitos integrados e sistemas de acordo com a norma IEC 61000-4-29. Desta forma, a plataforma desenvolvida serve como mecanismo de suporte ao desenvolvimento de circuitos e sistemas tolerantes ao ruído eletromagnético conduzido, representando uma alternativa viável para a avaliação da confiabilidade e robustez de sistemas embarcados.

A comunicação entre circuitos integrados tem evoluído em desempenho e confiabilidade ao longo dos anos. Inicialmente os projetos utilizavam barramentos paralelos, onde existe a necessidade de uma grande quantidade de vias, utilizando muitos pinos de entrada e saída dos circuitos integrados resultando também em uma grande suscetibilidade a interferências eletromagnéticas (EMI) e descargas eletrostáticas (ESD). Na sequência, ficou claro que o modelo de barramento serial possuía ampla vantagem em relação ao predecessor, uma vez que este utiliza um menor número de vias, facilitando o processo de leiaute de placas, facilitando também a integridade de sinais possibilitando velocidades muito maiores apesar do menor número de vias. Este trabalho faz uma comparação entre os principais protocolos seriais de baixa e média velocidade. Nessa pesquisa, foram salientadas as características positivas e negativas de cada protocolo, e como resultado o enquadramento de cada um dos protocolos em um segmento de atuação mais apropriado. O objetivo deste trabalho é utilizar o resultado da análise comparativa dos protocolos seriais para propor um aparato de hardware capaz de suprir uma deficiência encontrada no protocolo serial I2C, amplamente utilizado na indústria, mas que possui restrições quando a aplicação necessita alta confiabilidade. O aparato, aqui chamado de Monitor de Barramento I2C, é capaz de verificar a integridade de dados, sinalizar métricas sobre a qualidade das comunicações, detectar falhas transitórias e erros permanentes no barramento e agir sobre os dispositivos conectados ao barramento para a recuperação de tais erros, evitando falhas. Foi desenvolvido um mecanismo de injeção de falhas para simular as falhas em dispositivos conectados ao barramento e, portanto, verificar a resposta do monitor. Resultados no PSoC5, da empresa Cypress, mostram que a solução proposta tem um baixo custo em termos de área e nenhum impacto no desempenho das comunicações. / The communication between integrated circuits has evolved in performance and reliability over the years. Initially projects used parallel buses, where there is a need for a large amount of wires, consuming many input and output pins of the integrated circuits resulting in a great susceptibility to electromagnetic interference (EMI) and electrostatic discharge (ESD). As a result, it became clear that the serial bus model had large advantage over predecessor, since it uses a smaller number of lanes, making the PCB layout process easier, which also facilitates the signal integrity allowing higher speeds despite fewer pathways. This work makes a comparison between the main low and medium speed serial protocols. The research has emphasized the positive and negative characteristics of each protocol, and as a result the framework of each of the protocols in a more appropriate market segment. The objective of this work is to use the results of comparative analysis of serial protocols to propose a hardware apparatus capable of filling a gap found in the I2C protocol, widely used in industry, but with limitations when the application requires high reliability. The apparatus, here called I2C Bus Monitor, is able to perform data integrity verification activities, to signalize metrics about the quality of communications, to detect transient faults and permanent errors on the bus and to act on the devices connected to the bus for the recovery of such errors avoiding failures. It was developed a fault injection mechanism to simulate faults in the devices connected to the bus and thus verify the monitor response. Results in the APSoC5 from Cypress show that the proposed solution has an extremely low cost overhead in terms of area and no performance impact in the communication.

Os modelos de coordenação de comunicação possibilitam a cooperação entre os diversos processos que fazem parte de um sistema distribuído. O modelo de coordenação de espaço de dados compartilhado, o qual é representado pelo espaço de tuplas, permite que a comunicação tenha tanto desacoplamento referencial quanto temporal. Devido essas características, o espaço de tuplas é frequentemente usado em aplicações pervasivas e paralelas. A habilidade de tolerar a falhas é importante para ambos os tipos de aplicações. Para aplicações pervasivas na área médica, uma falha pode custar vidas. Nesse contexto, esse trabalho propõe o Tuplebiz, um espaço de tuplas distribuído que suporta transações em um ambiente sujeito a falhas bizantinas. As falhas bizantinas encapsulam uma variedade de comportamentos faltosos que podem ocorrer no sistema. O Tuplebiz é dividido em partições de dados para facilitar a distribuição entre diferentes servidores. Cada partição garante tolerância a falhas por meio de replicação de máquina de estados. Adicionalmente, o Tuplebiz também provê transações que possuem as propriedades ACID, isto é, as propriedades de atomicidade, consistência, isolamento e durabilidade. O gerente de transações é responsável por garantir o isolamento das transações. Testes de desempenho e injeção de falhas foram realizados. A latência do Tuplebiz sem falhas é aproximadamente 2,8 vezes maior que a latência de um sistema não replicado. Os testes de injeção tiveram como base um framework de testes de injeção de falhas para sistemas tolerantes a falhas bizantinas. Os testes avaliaram os seguintes tipos de falha: mensagens perdidas, atrasos de envio de mensagens, corrupção de mensagens, suspensão do sistema e crash. A latência no caso de falhas foi maior que no caso sem falhas, mas todas as falhas foram suportadas pelo Tuplebiz. Como estudo de caso, é revisada a integração do Tuplebiz com a Guaraná, uma linguagem específica de domínio usada para modelar soluções de integração de sistemas. As tarefas de uma solução de integração na Guaraná são centralizadas atualmente. A proposta de integração prevê a distribuição das tarefas entre diferentes servidores. / The coordination models enable the communication among the process in a distributed system. The shared data model is time and referential decoupled, which is represented by tuple spaces. For this reason, the tuple space is used by parallel and pervasive applications. The fault tolerance is very important for both type of application. For healthcare applications, the fault can cost a life. In this context, this work introduces the Tuplebiz, a distributed tuple space that supports transactions in environment where byzantine faults can occur. Byzantine faults include many types of system faults. The Tuplebiz is spitted in partitions. The main idea behind it is to distribute the tuple space among servers. Each partition guarantees the fault tolerance by using state machine replication. Furthermore, Tuplebiz has transaction support, which follows the ACID properties (atomicity, consistency, isolation, durability). The transaction manager is responsible for maintaining the isolation. Performance and fault injection tests were made in order to evaluate the Tuplebiz. The Tuplebiz latency is approximately 2.8 times bigger than the one for a non replicated system. The injection tests were based on an injection fault framework for byzantine faults. The tests applied were: lost message, delay message, corrupted message, system suspension and crash. The latency was worst on those cases; however the Tuplebiz was able to deal with all of them. Also, a case is presented. This case shows the integration between Tuplebiz and Guaraná, which is a domain specific language, used for designing Enterprise Application Integration applications. The solution integration tasks are centralized nowadays. The integration approach aims to distribute the tasks among servers.

Hoje em dia, as redes intra chip (NoC) são cada vez mais utilizadas como uma arquitetura de comunicação alternativa para sistemas complexos, pois estas permitem flexibilidade e desempenho da comunicação. Porém, o grande número de interconexões da rede, aliado à diminuição das dimensões dos transistores fabricados nas tecnologias nanométricas, fazem com que a NoC possa ter um grande número de falhas durante sua fabricação, ou por desgaste durante sua vida útil. Sabe-se que, em futuras tecnologias os circuitos integrados terão uma taxa de falhas permanentes de 20 a 30%. Entretanto, mesmo na presença de falhas, é desejável que a NoC permaneça funcionando corretamente. A partir do diagnóstico das falhas, a NoC deve ser capaz de buscar alternativas para manter a comunicação entre os núcleos, evitando os canais e os roteadores com falhas. O objetivo deste trabalho é propor mecanismos adaptativos de proteção contra falhas permanentes. Mesmo quando são adicionados componentes extras para a substituição em SoCs, a ocorrência de falhas permanentes na rede intrachip impede a substituição ou reparo de um componente no sistema intrachip. Portanto a tolerância a falhas na NoC será crucial para reduzir custo de manufatura, e aumentar o rendimento e o tempo de vida do circuito integrado. O mecanismo proposto é capaz de evitar falhas sabendo anteriormente, na fase de teste e diagnóstico, a localização especifica da falha. Portanto, as técnicas se adaptam em cada roteador para evitar as falhas permanentes, sempre buscando manter desempenho, aumentar o rendimento e a confiabilidade do sistema. / Nowadays, networks-on-chip (NoCs) have been used as an alternative communication architecture inside complex system on-chip. They offer better scalability and performance than the traditional bus. However, the growing number of interconnects that have to be inserted using smaller transistors means that NoCs have a growing number of faults, either from manufacturing or due to aging. In future systems-on-chip (SoCs), the fault rate will be around 20 to 30% of the contact and transistors of integrated circuits. Therefore, even in the presence of a fault, it is still desirable that NoCs properly work. The main idea of this work is to implement adaptive mechanisms to protect NoCs against permanent faults. The main advantage of such mechanism is to manage failures based on data from the testing and diagnosing phase. The mechanisms are adapted in each router in order to sustain performance, increasing the system yield and reliability even in the presence of failures. Even if one adds extra blocks for replacement, the occurrence of permanent faults in a NoC might preclude the replacement or repair of a faulty component within the SoC. In such case, fault-tolerant NoCs are able to reduce manufacturing costs, increase yield and the lifetime of the chip.

A busca por características de dependabilidade em aplicações distribuídas está cada vez maior. Para tanto, técnicas de tolerância a falhas são componentes importantes no processo de desenvolvimento de um software, e requerem a reprodução de cenários espe- cíficos de falhas para possibilitar uma avaliação adequada. Nestes casos, resta ao engenheiro de teste a integração de experimentos da aplicação- alvo com ferramentas auxiliares para emulação de um ambiente fiel para a execução de testes. Entretanto, tais ferramentas auxiliares, designadas injetores de falhas de comuni- cação, muitas vezes não estão disponíveis para a comunidade ou, na melhor das hipóteses, apresentam baixa funcionalidade, seja pela incompatibilidade com sistemas mais atuali- zados, seja pela implementação superficial de funções específicas (protótipos). Outro fator agravante para a realização de avaliações experimentais em aplicações distribuídas está no suporte a falhas distribuídas, ou seja, injetores de falhas de comunica- ção não, obrigatoriamente, estão aptos a reproduzir os comportamentos necessários para emulação de ambientes distribuídos adequados. Desta forma, este trabalho destina-se ao estudo e proposta de uma solução para injeção de falhas em ambientes distribuídos, em especial o particionamento de rede, e deu origem ao injetor de falhas PIE. PIE (Partitioning Injection Environment) é um injetor de falhas de comunicação vol- tado para injeção de particionamentos de rede. Sua arquitetura distribuída permite o con- trole centralizado do ambiente por parte do engenheiro de testes. Com isso, a criação de uma única carga de falhas pode ser facilmente replicada para os demais nodos componen- tes do ambiente experimental. Apesar de adotar um coordenador de experimentos, durante a execução de testes, cada nodo interpreta sua carga de falhas e processa-a localmente, ga- rantindo a baixa intrusividade da ferramenta e evitando a ocorrência de comportamentos inesperados pela aplicação-alvo. Como mecanismo de avaliação desta proposta foram realizados experimentos com diferentes aplicações-alvo, disponibilizadas pelo framework JGroups, com um conjunto de cenários de falha específico para cada aplicação. Desta forma, foi possível comprovar a viabilidade e utilidade do modelo e arquitetura do injetor de falhas PIE levando em consideração sua funcionalidade, intrusividade e corretude dos resultados experimentais. / Communication Fault Injection in Distributed Environments The search for dependability characteristics in distributed applications is increasing quickly. For these, fault tolerance techniques are important components in software de- velopment and requires the emulation of specific scenarios to allow a proper evaluation. In these cases, it remains to the test managers the integration of the target application with extra tools for a faithful emulation environment. However, such tools, named com- munication fault injectors, are not available to the community or, in other cases, presents a very poor functionality, incompatibility with current systems, either by superficial im- plementation of specific functions (prototypes). Another problem for achieving experimental evaluations in distributed applications is the support to distributed faults. Communication fault injectors not necessarily are able to reproduce the behaviors required for proper environment emulation. Thus, this work aims to study and propose a solution for fault injection in distributed environments in particular network partitioning, and led to PIE fault injector. PIE (Partitioning Injection Environment) is a communication fault injector aimed to network partitioning injection. Its distributed architecture allows centralized control by the test manager. Thus, a fault load can be easily replicated to other nodes. Despite adopting a experiment coordinator, each node interprets its fault load and processes it locally during testing, ensuring PIE low intrusiveness and avoiding the occurrence of unexpected behavior by the target application. As an assessment of this work, experiments were done with different target appli- cations, provided by JGroups framework, with a set of specific fault scenarios to each application. Thus, it was able to prove the feasibility and usefulness of the model and architecture of the PIE fault injector considering its functionality, intrusiveness and cor- rectness of the experimental results.

Os modelos de coordenação de comunicação possibilitam a cooperação entre os diversos processos que fazem parte de um sistema distribuído. O modelo de coordenação de espaço de dados compartilhado, o qual é representado pelo espaço de tuplas, permite que a comunicação tenha tanto desacoplamento referencial quanto temporal. Devido essas características, o espaço de tuplas é frequentemente usado em aplicações pervasivas e paralelas. A habilidade de tolerar a falhas é importante para ambos os tipos de aplicações. Para aplicações pervasivas na área médica, uma falha pode custar vidas. Nesse contexto, esse trabalho propõe o Tuplebiz, um espaço de tuplas distribuído que suporta transações em um ambiente sujeito a falhas bizantinas. As falhas bizantinas encapsulam uma variedade de comportamentos faltosos que podem ocorrer no sistema. O Tuplebiz é dividido em partições de dados para facilitar a distribuição entre diferentes servidores. Cada partição garante tolerância a falhas por meio de replicação de máquina de estados. Adicionalmente, o Tuplebiz também provê transações que possuem as propriedades ACID, isto é, as propriedades de atomicidade, consistência, isolamento e durabilidade. O gerente de transações é responsável por garantir o isolamento das transações. Testes de desempenho e injeção de falhas foram realizados. A latência do Tuplebiz sem falhas é aproximadamente 2,8 vezes maior que a latência de um sistema não replicado. Os testes de injeção tiveram como base um framework de testes de injeção de falhas para sistemas tolerantes a falhas bizantinas. Os testes avaliaram os seguintes tipos de falha: mensagens perdidas, atrasos de envio de mensagens, corrupção de mensagens, suspensão do sistema e crash. A latência no caso de falhas foi maior que no caso sem falhas, mas todas as falhas foram suportadas pelo Tuplebiz. Como estudo de caso, é revisada a integração do Tuplebiz com a Guaraná, uma linguagem específica de domínio usada para modelar soluções de integração de sistemas. As tarefas de uma solução de integração na Guaraná são centralizadas atualmente. A proposta de integração prevê a distribuição das tarefas entre diferentes servidores. / The coordination models enable the communication among the process in a distributed system. The shared data model is time and referential decoupled, which is represented by tuple spaces. For this reason, the tuple space is used by parallel and pervasive applications. The fault tolerance is very important for both type of application. For healthcare applications, the fault can cost a life. In this context, this work introduces the Tuplebiz, a distributed tuple space that supports transactions in environment where byzantine faults can occur. Byzantine faults include many types of system faults. The Tuplebiz is spitted in partitions. The main idea behind it is to distribute the tuple space among servers. Each partition guarantees the fault tolerance by using state machine replication. Furthermore, Tuplebiz has transaction support, which follows the ACID properties (atomicity, consistency, isolation, durability). The transaction manager is responsible for maintaining the isolation. Performance and fault injection tests were made in order to evaluate the Tuplebiz. The Tuplebiz latency is approximately 2.8 times bigger than the one for a non replicated system. The injection tests were based on an injection fault framework for byzantine faults. The tests applied were: lost message, delay message, corrupted message, system suspension and crash. The latency was worst on those cases; however the Tuplebiz was able to deal with all of them. Also, a case is presented. This case shows the integration between Tuplebiz and Guaraná, which is a domain specific language, used for designing Enterprise Application Integration applications. The solution integration tasks are centralized nowadays. The integration approach aims to distribute the tasks among servers.