Made available in DSpace on 2015-04-14T14:49:55Z (GMT). No. of bitstreams: 1 444177.pdf: 1659305 bytes, checksum: bdead0d762530fe1980280cda19165e9 (MD5) Previous issue date: 2012-08-28 / In advanced deep submicron technologies, the aggressive scaling of the clock to increasingly higher frequencies has now terminated. At the circuit top level, global clocking is not feasible anymore, which has led to the popularization of the Globally Asynchronous Locally Synchronous paradigm for constructing complex system on chip devices, with local islands of clocked logic interconnected by asynchronous communication. By providing packet-based communication and scalable communication parallelism compared to traditional bus-based communication, asynchronous network- on-chip have recently shown their benefits compared to their synchronous counterparts to build future many-core architectures, in terms of both performance and power. One of the next challenges for such asynchronous communication architectures is reliability, in the form of robustness to single event effects, when under the impact of particles generated by ionizing radiation. This occurs because technology downscaling continuously increases the logic sensitivity of silicon devices to such effects. Contrary to what happens in synchronous circuits, delay variations induced by radiation usually have no impact on asynchronous quasi-delay insensitive (QDI) combinational logic blocks, but in case of storage logic, bit flips may corrupt the circuit state with no recovery solution, even when using asynchronous circuits. This work proposes a new set of hardening techniques against single event effects applicable to asynchronous networks-on-chip. It presents practical case studies of use for these techniques and evaluates them in close to real life situations. The obtained results show that the achieved increase in asynchronous network-on-chip robustness has the potential to leverage this communication architecture solution as the main choice for the next generations of complex silicon devices on advanced nodes technologies such as 32 nm, 28 nm, 20 nm and below / O aumento agressivo das frequ?ncias de opera??o de sinais de rel?gio em tecnologias submicr?nicas profundas chegou ao seu limite. O uso de rel?gios globais n?o ? mais vi?vel em tais tecnologias, o que fomenta a populariza??o do paradigma Globalmente Ass?ncrono, Localmente S?ncrono na constru??o de sistemas integrados complexos, onde se empregam ilhas s?ncronas de l?gica interconectadas atrav?s de comunica??o ass?ncrona. Redes intrachip ass?ncronas proveem um modelo de comunica??o baseado em troca de pacotes e paralelismo de comunica??o escal?vel quando comparado com arquiteturas de comunica??o tradicionais, como as baseadas em barramentos compartilhados. Devido a estas caracter?sticas, tal tipo de redes vem revelando benef?cios, quando comparadas com suas equivalentes s?ncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipa??o de pot?ncia. Um dos pr?ximos desafios para as arquiteturas de comunica??o em quest?o ? a confiabilidade, na forma de robustez a efeitos de evento ?nico (em ingl?s, single event effects ou SEEs), quando o circuito sofre impactos de part?culas geradas por radia??o ionizante. Isto ocorre porque a diminui??o cont?nua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contr?rio do que ocorre em circuitos s?ncronos, varia??es de atraso induzidas por radia??o em geral n?o geram qualquer impacto, exceto por poss?veis perdas de desempenho, em circuitos l?gicos ass?ncronos constru?dos usando t?cnicas quase insens?veis a atrasos (em ingl?s quasi-delay insensitive ou QDI). Contudo, a invers?o de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem poss?vel solu??o de recupera??o, mesmo no caso de ass?ncronos. Este trabalho prop?e um novo conjunto de t?cnicas aplic?veis a redes intrachip ass?ncronas, que visa o aumento de robustez contra efeitos de evento ?nico. Apresentam-se estudos de caso pr?ticos de tais t?cnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcan?ado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunica??o a principal candidata para integrar as novas gera??es de dispositivos de sil?cio complexos constru?dos com o emprego de nodos tecnol?gicos avan?ados tais como 32 nm, 28 nm, 20 nm e abaixo

Made available in DSpace on 2015-04-14T14:49:56Z (GMT). No. of bitstreams: 1 444462.pdf: 2799490 bytes, checksum: aa689a595b738094f4c295382853e8fb (MD5) Previous issue date: 2012-03-15 / This work explores the current model used to store the flow of operations done in the image editing process. Tools for editing normally use a stack to store this flow, and this work presents problems of this model: when the user undoes some operations and applies a new one the undone operations are lost. Other problem is that the history is kept on a session basis, and if the user saves an image after editing and opens it at another time the history will be empty, thus losing the changes that have already been executed and is no longer possible to undo. This work presents a nonlinear way for storing and viewing these flows, based on trees. With one tree users can have multiple paths in a unique way to visualize. Saving this tree keeps the history for future editing. Other advantages and details the proposed model is described throughout the paper. Finally we introduce the prototype developed to evaluate the model, after we present the results of evaluations with users using the prototype / Este trabalho disserta sobre modelos utilizados para representar e armazenar o fluxo de opera??es para edi??o de imagens. As ferramentas de edi??o de imagens, geralmente, utilizam uma pilha para armazenar este fluxo, e neste trabalho s?o apresentados alguns problemas encontrados neste modelo, como por exemplo: quando o usu?rio desfaz algumas opera??es e aplica uma nova, as opera??es desfeitas s?o perdidas. Outro problema detectado ? que o hist?rico ? mantido por sess?o, ou seja, ao salvar uma imagem e abrir uma edi??o dela em outro momento o hist?rico estar? vazio, perdendo-se as transforma??es que j? foram executadas e n?o ? mais poss?vel retroceder. Este trabalho apresenta uma forma n?o-linear para armazenar e visualizar estes fluxos, baseando-se em uma ?rvore. Com uma ?rvore ? poss?vel ter v?rios caminhos que s?o diversas edi??es em uma ?nica forma de visualizar. Salvando esta ?rvore pode-se manter o hist?rico para uma futura edi??o. Outras vantagens e detalhes do modelo proposto s?o descritos ao longo do trabalho. Por fim ? introduzido o prot?tipo desenvolvido para avaliar o modelo, em seguida s?o apresentados resultados de avalia??es com usu?rios utilizando o prot?tipo

Made available in DSpace on 2015-04-14T14:49:56Z (GMT). No. of bitstreams: 1 444492.pdf: 5333393 bytes, checksum: ddb889b22392ca9620ce59bc91784589 (MD5) Previous issue date: 2012-08-03 / Crowd visualizations are present mostly in digital games and computer animated movies, but they are also observed in simulations and virtual reality applications. In crowd simulations we should represent the behavior of agents given different scenarios, and also, such simulations can be provided by different software and tools. This document describes a framework for real time crowd visualization, which no programming knowledge and modeling skills are required from the users. Our main goal is to be able to visualize previously created crowd simulations in real time, combining rendering techniques and providing easy support for managing the scene and the virtual humans. / Visualiza??es de multid?es est?o presentes principalmente em jogos digitais e filmes de anima??o computadorizada. Essas visualiza??es tamb?m s?o observadas em simula??es e aplica??es de realidade virtual. Em modelos para simula??es de multid?es ? preciso representar o comportamento dos agentes de acordo com os diferentes cen?rios, al?m disto, tais simula??es podem ser originadas de diferentes software ou ferramentas. Esta disserta??o apresenta um framework para visualiza??o de multid?es em tempo real, a qual n?o requer conhecimento de programa??o e modelagem. O principal objetivo ? apresentar visualiza??es de simula??es previamente criadas, combinando o uso de t?cnicas de rendering em tempo real, al?m de proporcionar ferramentas para gerenciar a cena e os humanos virtuais.

Made available in DSpace on 2015-04-14T14:49:57Z (GMT). No. of bitstreams: 1 445336.pdf: 3946436 bytes, checksum: 1e6fa2914e52a5786113539640cd4a99 (MD5) Previous issue date: 2012-08-27 / Due to the evolution of deep submicron technologies for semiconductor fabrication, it is possible nowadays to manufacture increasingly complex systems inside a single sili-con die. However, this evolution in some cases mandates the abandonment of traditional design techniques. The development of purely synchronous complex systems begins to be influenced by relatively long intrachip distances as well as by parasitic effects in wires with growingly small cross-sections. Besides, it is important to enable the design of devices with enhanced processing capabilities to fulfill the demand for multiple applications in re-search and industry environments, while at the same time improving energy efficiency. This is motivated by the significant increase on the demand for multifunctional portable equipments like tablets and smart phones that must everyday become faster and yet present reasonable battery life. In view of these facts, new paradigms for the design of globally asynchronous locally synchronous (GALS) systems come to the forefront in the construction of multiprocessor systems on chip (MPSoCs). This work has as main strateg-ic objective to explore GALS MPSoC architectures that target the control of power dissipa-tion. The decision to work with MPSoCs comes from the natural need to increase the number of processing elements in current designs, as a way to take full advantage of the silicon technological evolution. During the development of this work five distinct contribu-tions are worth mentioning. First, the architectures of the Hermes-GLP NoC router and of the HeMPS MPSoC were subject to a set of corrections and modifications, to provide these modules with better support to the implementation of GALS systems. This allowed the proposition of a new MPSoCs, called HeMPS-GLP. Second, a set of changes in the embedded processor microkernel of the HeMPS MPSoC enabled the smooth interconnec-tion and configuration of new hardware structures to the system processors. Third, a new high-level language verification environment for the HeMPS-GLP MPSoC was made avail-able, which supports up to 256 distinct operating frequencies for the NoC, together with the independent definition of each processing element?s clock. Fourth, there is the propo-sition of a new local clock generator targeting minimum area, low power dissipation, oper-ating frequency stability and insensitivity to process, voltage and temperature variations. Finally, this work provides a simulation and code generation environment for silicon im-plementations of the HeMPS-GLP MPSoC. This environment emulates the local clock ge-nerators, based on the designed local clock generator. / Devido ? evolu??o das tecnologias nanom?tricas profundas em semicondutores, hoje ? poss?vel a fabrica??o de sistemas cada vez mais complexos em um ?nico chip. Entretanto, esta evolu??o est? inviabilizando, em alguns casos, pr?ticas de projeto tradi-cionais. O desenvolvimento de sistemas complexos puramente s?ncronos come?a a ser influenciado por dist?ncias intrachip relativamente longas, bem como por efeitos parasitas em fios com ?reas de sec??o reta cada vez menores. Adicionalmente, ganha destaque em pesquisa e na ind?stria a necessidade de projetar dispositivos com elevada capacida-de de processamento para atender a demanda de m?ltiplas aplica??es, enquanto aprimo-ram-se os n?veis de efici?ncia energ?tica. Isto ? motivado pelo significativo aumento da procura por equipamentos port?teis multifun??es como tablets e celulares inteligentes mais velozes e com durabilidade de bateria razo?vel. ? luz destes fatos, novos paradig-mas de projeto de sistemas globalmente ass?ncronos e localmente s?ncronos (GALS) ga-nham destaque para construir sistemas multiprocessados em chip (MPSoCs). Este traba-lho tem como principal objetivo estrat?gico explorar arquiteturas GALS para MPSoCs com alvo no controle da pot?ncia dissipada. Escolhe-se trabalhar sobre MPSoCs devido ao aumento significativo de m?dulos de processamento em projetos atuais como uma forma de tirar vantagem plena da evolu??o das tecnologias de fabrica??o baseadas em sil?cio. Ao longo das atividades, cinco contribui??es podem ser destacadas oriundas cada uma de um conjunto de trabalhos pr?ticos desenvolvidos. Primeiro, prop?s-se um conjunto de corre??es e modifica??es nas arquiteturas do roteador da NoC Hermes-GLP e do MPSoC HeMPS, visando transformar estes em um melhor suporte ? implementa??o de sistemas GALS. Isto produziu uma nova arquitetura de MPSoC, denominado HeMPS-GLP. Segun-do, altera??es na estrutura do microkernel embarcado dos processadores do MPSoC HeMPS possibilitaram a interconex?o e configura??o corretas de novas estruturas em hardware aos processadores em quest?o. Terceiro, disponibilizou-se um ambiente de ve-rifica??o em linguagem de alto n?vel para o MPSoC HeMPS-GLP, com suporte a at? 256 n?veis distintos de frequ?ncia para a rede, bem como a defini??o do rel?gio de cada IP de processamento de forma independente. Em quarto lugar, foram realizados o estudo e o projeto de um gerador local de rel?gio visando obter ?rea m?nima, baixa dissipa??o de pot?ncia, estabilidade em frequ?ncia e insensibilidade a varia??es de processo, tens?o de alimenta??o e temperatura. Quinto e ?ltimo, foi desenvolvido um ambiente de simula??o e gera??o de c?digo sintetiz?vel em sil?cio para o MPSoC HeMPS-GLP. Este prov? a emu-la??o do sistema de gera??o local de rel?gio, baseado no gerador local projetado.

Made available in DSpace on 2015-04-14T14:49:58Z (GMT). No. of bitstreams: 1 446187.pdf: 2000156 bytes, checksum: d69c6168cd6efd48f1f38ca794de2813 (MD5) Previous issue date: 2012-12-11 / The construction of ontologies is a complex process that includes steps such as extraction of domain concepts, as well as the extraction of taxonomic and non-taxonomic relations between these concepts. The step of extracting non-taxonomic relations is the most neglected, specially for texts in portuguese. This dissertation presents a proposal for extracting non-taxonomic relations from texts in portuguese (corpora). These texts are represented by a list of domain concepts and contextual informations extracted by the tool ExATOlp. An application of the proposed process was performed with corpora of five domains and analysis on the relevance of the concepts, the specificity of relations and relations extracted application was made. Through this analysis, the proposed process seemed to be relevant and is considered the main contribution of this dissertation. Additionally, a tool for visualizing the extracted non-taxonomic relations, useful for various linguistic applications, is also proposed. / A constru??o de ontologias ? um processo complexo que compreende etapas como a extra??o de conceitos de dom?nio, bem como a extra??o de rela??es taxon?micas e n?o-taxon?micas entre esses conceitos. A etapa de extra??o de rela??es n?o-taxon?micas ? a mais negligenciada, especialmente para textos na l?ngua portuguesa. Essa disserta??o apresenta uma proposta de extra??o de rela??es n?o-taxon?micas a partir de textos em l?ngua portuguesa (corpora). Esses textos s?o representados por uma lista de conceitos e informa??es contextuais automaticamente extra?dos pela ferramenta ExATOlp. Uma aplica??o do processo proposto foi realizada com corpora de cinco dom?nios e uma an?lise sobre a relev?ncia dos conceitos, a especifidade das rela??es e a aplica??o das rela??es extra?das foi realizada. Atrav?s dessa an?lise o processo proposto mostrou-se relevante, sendo considerado a principal contribui??o dessa disserta??o. Adicionalmente, uma ferramenta para visualiza??o das rela??es n?o-taxon?micas extra?das, ?til para diversas aplica??es lingu?sticas, tamb?m ? proposta.

Made available in DSpace on 2015-04-14T14:49:58Z (GMT). No. of bitstreams: 1 446499.pdf: 3192902 bytes, checksum: af9202a54e6b226976f5b76a00764782 (MD5) Previous issue date: 2013-01-25 / The design of MPSoCs is a clear trend in the semiconductor industry. Such MPSoCs are able to execute several applications in parallel, with support to dynamic workload, i.e., applications may start at any moment. Another important feature is QoS (quality of service), because multimedia and telecom applications have tight performance requirements that must be respected by the system. The constantly growth in the number of cores in MPSoCs implies in an important issue: scalability. Despite the scalability offered by NoCs and distributed processing, the MPSoC resources must be managed to deliver the expected performance. Management tasks include access to input/output devices, task mapping, task migration, monitoring, DVFS. One processing element (PE) responsible for resource management may become a bottleneck, since this PE will serve all other PEs of the system, increasing its computation load and creating a communication hot-spot region. An alternative to ensure scalability is to decentralize or distribute the management functions of the system. Two main approaches are discussed in the literature: one manager per application, and one manager per MPSoC region. The second approach is preferable, since the number of management resources remains constant, regardless the number of applications executing in the MPSoC. The regions are defined as clusters. All application tasks are executed in the cluster, if possible. Regarding the size of the cluster, it may have its size modifiable at runtime to allow the mapping of applications with a greater number of tasks than their available resources. This work proposes a distributed resource management in NoC-based MPSoCs, using a clustering method, enabling the modification of the cluster size at runtime. At system start-up each cluster has a fixed size, and at runtime clusters may borrow resources from neighbor clusters to map applications. Results are evaluated using the HeMPS MPSoC, comparing the performance of the centralized versus distributed management approaches. Results show an important reduction in the total execution time of applications, and a reduced number of hops between tasks (smaller communication energy). Results also evaluate the reclustering method, through monitoring and task migration. / O projeto de MPSoCs ? uma clara tend?ncia na ind?stria de semicondutores. Os MPSoCs s?o capazes de executar v?rias aplica??es em paralelo, suportando carga din?mica de trabalho, ou seja, aplica??es podem iniciar a qualquer momento. Outra caracter?stica importante em MPSoCs ? QoS (qualidade de servi?o), pois aplica??es multim?dia e de telecomunica??es possuem requisitos estritos de desempenho, os quais devem ser respeitados pelo sistema. O crescimento constante do n?mero de n?cleos em MPSoCs implica em uma quest?o importante: escalabilidade. Apesar da escalabilidade oferecida por NoCs, e o processamento distribu?do permitindo a execu??o de carga din?mica de trabalho, os recursos dos MPSoCs devem ser gerenciados para proporcionar o desempenho esperado. Tarefas de gerenciamento incluem acesso de entrada/sa?da a dispositivos externos ao MPSoC, mapeamento de tarefas, migra??o de tarefas, monitoramento, DVFS, dentre outras. Um ?nico elemento de processamento (PE), respons?vel pela ger?ncia dos recursos pode se tornar um gargalo no desempenho do sistema, j? que este PE vai servir a todos os PEs do sistema, aumentando sua carga de trabalho e criando regi?es com congestionamento de tr?fego (hot-spots). Uma alternativa para garantir escalabilidade ? descentralizar ou distribuir as fun??es de gerenciamento do sistema. Duas abordagens principais de ger?ncia s?o discutidas na literatura: um gerente por aplica??o, ou um gerente por regi?o do MPSoC. A segunda abordagem ? prefer?vel, j? que o n?mero de recursos utilizados no gerenciamento permanece constante, independentemente do n?mero de aplica??es em execu??o na MPSoC. As regi?es s?o definidas como clusters. Todas as tarefas das aplica??es s?o executadas em um cluster, se poss?vel. Em rela??o ao tamanho do cluster, ele pode ter seu tamanho modific?vel em tempo de execu??o para permitir o mapeamento de aplica??es com um n?mero de tarefas maior do que seus recursos dispon?veis. Este trabalho prop?e uma ger?ncia distribu?da de recursos em MPSoCs, utilizando um m?todo de clusteriza??o, permitindo que o tamanho do cluster seja modificado dinamicamente. Esse sistema inicializa cada cluster com um tamanho fixo, e durante a execu??o das aplica??es, os clusters podem requerer recursos a seus clusters vizinhos para mapear tarefas. Os testes foram executados utilizando a plataforma HeMPS, e foram comparados o desempenho do m?todo de ger?ncia centralizado contra o m?todo de ger?ncia distribu?do. Os resultados mostram uma importante redu??o no tempo total de execu??o das aplica??es e no n?mero de hops entre as tarefas (menor energia de comunica??o) utilizando o m?todo de ger?ncia distribu?da. Os resultados tamb?m avaliam o m?todo de reclusteriza??o, utilizando monitora??o de desempenho e migra??o de tarefas.

Made available in DSpace on 2015-04-14T14:49:59Z (GMT). No. of bitstreams: 1 388545.pdf: 3555230 bytes, checksum: 87b9634f4c7e4233e5b4658ee7cdd9f2 (MD5) Previous issue date: 2007-01-24 / Toda vez que um agente de software adquire conhecimento pela experi?ncia ou pela absor??o de novos conceitos ? necess?rio controlar quais s?o os conhecimentos que o agente domina, ou seja, ? necess?rio gerir seu conhecimento. Sabendo-se que um processo de Gest?o de Conhecimento serve como um controlador dos recursos de conhecimento de uma organiza??o, auxiliando a encontrar, organizar e compartilhar o conhecimento, o presente trabalho utilizou-se das partes deste processo para desenvolver um framework para a organiza??o do conhecimento de agentes de software, onde o conhecimento ? estruturado por meio de ontologias. O framework proposto permite aos agentes capturar conhecimento para a execu??o de suas tarefas e tamb?m compartilhar o conhecimento dispon?vel para que ele possa ser reusado por outros agentes do sistema. O entendimento e uso de ontologias e motores de infer?ncia s?o caracter?sticas fundamentais em aplica??es que objetivam utilizar o framework proposto, pois, al?m de estruturar o conhecimento dispon?vel, ontologias s?o utilizadas na representa??o do conte?do de mensagens e dos objetivos dos agentes.

Made available in DSpace on 2015-04-14T14:49:59Z (GMT). No. of bitstreams: 1 447663.pdf: 3152066 bytes, checksum: ada0593d3cfeecc7c99152d88798658e (MD5) Previous issue date: 2010-03-15 / Arithmetic circuits are a fundamental part of digital systems, since every piece of information processed by them must first be encoded as numbers, and arithmetic is the ultimate way to systematically manipulate numbers. There exists a large number of available number encoding schemes, but three of these stand as useful in most situations: unsigned, integer and floating point. The first two are simpler and more universal, but some applications do require the recourse to the extended range of values, and the increased precision of floating point representations. Although the use of floating point hardware in FPGAs has long been considered unfeasible or relegated to use only in expensive devices and platforms, this is no longer the case. This work describes the design process, the implementation and a preliminary evaluation of single-precision floating point hardware units for an instance of the MIPS processor architecture. It explores several fully-fledged implementations that have the form of strongly coupled coprocessors. These coprocessors take as little room as 4% of a medium-sized FPGA, while the processor CPU may take only 3% of the same device. The space exploration process described here values area, performance and power metrics and considers variations on the choice of synthesis tool, floating point unit generation method and architectural issues such as clocking schemes. The conducted experiments show reductions of more than 20 times in clock cycles count for typical floating point application modules, when compared to the use of software-emulated floating point processing. / Circuitos aritm?ticos s?o parte fundamental de sistemas digitais, uma vez que cada por??o de informa??o processada por estes deve ter sido codificada previamente sob a forma de n?meros, e que a aritm?tica ? a forma por excel?ncia de proceder ? manipula??o sistem?tica de n?meros. Existe uma grande quantidade de esquemas de codifica??o usados em sistemas digitais, mas tr?s formas de representa??o se sobressaem por serem usadas na maioria maci?a das situa??es: n?meros sem sinal, n?meros inteiros e a representa??o de ponto flutuante. Os dois primeiros s?o mais simples e mais universais, mas algumas aplica??es exigem o recurso ? faixa estendida de valores e ? precis?o incrementada de representa??es de ponto flutuante. Embora o uso de hardware de ponto flutuante em FPGAs tenha sido por muito tempo considerado invi?vel ou relegado ao uso apenas em dispositivos e plataformas de alto custo, esta n?o ? mais a situa??o atual. Este trabalho descreve o processo de projeto, a implementa??o f?sica e uma avalia??o preliminar de unidades de processamento de ponto flutuante de precis?o simples em hardware para uma arquitetura de processador MIPS. Exploram-se v?rias implementa??es completas que t?m a forma de coprocessadores fortemente acoplados. Estes coprocessadores ocupam apenas 4% de um FPGA de tamanho m?dio, enquanto o processador em si ocupa 3% do mesmo dispositivo. O processo de explora??o do espa?o de solu??es de projeto descrito aqui considera as figuras de m?rito ?rea, desempenho e pot?ncia e considera varia??es na escolha da ferramenta de s?ntese, do m?todo de gera??o a unidade de ponto flutuante e quest?es arquiteturais tais como estrat?gias de uso de rel?gios. Os experimentos conduzidos mostram redu??es de mais de 20 vezes na contagem do n?mero de ciclos de rel?gio do processador, para m?dulos de aplica??o t?picos que usam ponto flutuante de forma intensiva, quando comparado com processamento de representa??es de ponto flutuante emulado em software.

Made available in DSpace on 2015-04-14T14:49:59Z (GMT). No. of bitstreams: 1 448316.pdf: 3103458 bytes, checksum: b271ba4f6806f788988fdb8c59e61efc (MD5) Previous issue date: 2013-03-07 / In recent years, much research and development effort has been directed towards the fields of ubiquitous computing and multi-agent systems. Further progress is needed for taking full advantage of such technologies in order to provide a degree of intelligence, flexibility, and abstraction in building ubiquitous applications. This work presents the design of a programming language for the development of ubiquitous multi-agent applications. The language aims to define ubiquitous concepts at the same level of abstraction as multi-agent systems concepts, where important ubiquity concepts such as locations and devices are first-class abstractions. The design of the language was based on FAML, a generic meta-model for MAS development, and also draws upon some of the fundamental features of agent-oriented programming languages. / Nos ?ltimos anos muitos esfor?os em pesquisas e desenvolvimento tem sido direcionados para a ?rea de computa??o ub?qua e sistemas multiagentes (SMAs). O avan?o nessas ?reas ? necess?rio para obter vantagem na utiliza??o de suas tecnologias a fim de prover intelig?ncia, flexibilidade e novas abstra??es na constru??o de aplica??es ub?quas. Nesse contexto ? onde a intelig?ncia artificial e as t?cnicas de sistemas multiagentes desempenhar?o um papel importante. Este trabalho apresenta a constru??o de uma linguagem de programa??o para aplica??es multiagentes ub?quas. A linguagem define conceitos de ubiquidade no mesmo n?vel de abstra??o dos conceitos de sistemas multiagentes, onde conceitos importantes de ubiquidade como localiza??o e dispositivos s?o abstra??es de primeira ordem. O projeto da linguagem baseia-se no metamodelo FAML, um metamodelo gen?rico para o desenvolvimento de SMAs, e tamb?m em funcionalidades essenciais de linguagens de programa??o orientadas a agentes.

Made available in DSpace on 2015-04-14T14:50:00Z (GMT). No. of bitstreams: 1 448243.pdf: 2290128 bytes, checksum: 5d6aa8c3c9b323bf5e5fc7c54792fa85 (MD5) Previous issue date: 2010-01-18 / Nowadays, a considerable part of usability evaluations carried out during the software development lifecycle is conducted at later stages. Some of these assessments depend on the creation of fully functional prototypes, so they can be applied, and they re commonly performed after the development and deployment of software. This factor contributes significantly to the increase in cost of production. In this sense, from the research of prototyping, usability engineering and the conduction of a systematic review, this work presents an approach that allows the usability evaluation anticipation, through the use of mixed-fidelity prototypes created via the use of a computational tool. This tool assists in the creation and simulation of prototype interfaces, and enables collecting the following metrics of usability, for further analysis: task success, giving up on tasks, time on task, effort, screen balance, screen symmetry, screen balance, sequencing, order and complexity and system usability scale. In addition to the metrics that are collected by the tool automatically, other metrics are proposed to be collected from the observation of users using the prototypes created: partial success of the task, number of errors, help and documentation, time help, anger or frustration. The analysis of the obtained metrics point to areas of the system with potential usability problems. Moreover, the execution of new tests using the interfaces refined with the approach aid allow us to quantify the improvements resulting of the layout changes. In addition to the approach, the work presents its use in an experiment conducted with users. This experiment showed that, although not ali the metrics that can be collected from prototypes contribute to the refinement of interfaces, it was still possible to reduce the number of usability problems by just analyzing the results of the metrics. / Hoje em dia, uma consider?vel parte das avalia??es de usabilidade realizadas nos ciclos de desenvolvimento de software ? conduzida em etapas mais avan?adas nestes ciclos. Algumas destas avalia??es dependem ainda que prot?tipos totalmente funcionais sejam constru?dos, para que possam ser aplicadas, sendo comumente realizadas ap?s o desenvolvimento e implanta??o do software. Este fator contribui significativamente para o aumento no custo de produ??o. Neste sentido, a partir de pesquisas sobre prototipa??o e engenharia de usabilidade e da condu??o de uma revis?o sistem?tica sobre m?tricas para avalia??o de usabilidade, o presente trabalho apresenta uma abordagem que permite que a avalia??o de usabilidade seja antecipada, efetuando-a por meio da utiliza??o de prot?tipos de fidelidade mista - elaborados mediante o uso de uma ferramenta computacional. Esta ferramenta auxilia na cria??o e simula??o de prot?tipos de interfaces, al?m de permitir coletar as seguintes m?tricas de usabilidade, para posterior an?lise: sucesso de tarefas, desist?ncia de tarefas, tempo na tarefa, esfor?o, equil?brio de tela, simetria de tela, balan?o de tela, seq?enciamento, ordem e complexidade e escala de usabilidade do sistema. Al?m das m?tricas que s?o coletadas pela ferramenta, de forma autom?tica, s?o propostas as seguintes m?tricas, a serem coletadas a partir da observa??o dos usu?rios utilizando os prot?tipos criados: sucesso parcial de tarefa, n?mero de erros, auxilio e documenta??o, tempo de ajuda e raiva ou frustra??o. A an?lise das m?tricas obtidas permite apontar ?reas do sistema com poss?veis problemas de usabilidade. Al?m disto, a execu??o de novos testes utilizando as interfaces refinadas com o aux?lio da abordagem permite quantificar as melhorias realizadas pelas mudan?as de layout efetuadas. Al?m da abordagem, o trabalho apresenta seu uso em um experimento realizado com usu?rios. Este experimento permitiu verificar que, apesar de nem todas as m?tricas pass?veis de serem coletadas de prot?tipos contribu?rem para o refino das interfaces, ainda assim foi poss?vel reduzir o n?mero de problemas de usabilidade.