Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2016. / Made available in DSpace on 2016-04-26T04:01:30Z (GMT). No. of bitstreams: 1 339522.pdf: 5276889 bytes, checksum: 1c8809fca9cd8396d3e389f6547afc44 (MD5) Previous issue date: 2016 / Os acoplamentos indutivos têm sido amplamente estudados para a transferência de energia sem-fio aos dispositivos médicos implantados e às etiquetas de identificação por radiofrequência, entre outros. Com a aparição de novos paradigmas como a ?Internet das coisas?, fica evidente a necessidade de miniaturizar os receptores de energia sem-fio. Essa miniaturização é ainda mais relevante no caso dos implantes médicos, porque ela visa à redução dos riscos para a saúde do paciente. Esta tese procurou uma solução que é natural no quesito de miniaturização: a implementação de um receptor de energia sem-fio completamente integrado na tecnologia CMOS.Na busca pela miniaturização foi definida a eficiência como objetivo principal do projeto. Por esse motivo, a primeira parte da tese é dedicada a estudar as escolhas que otimizam a eficiência em acoplamentos indutivos. Inicialmente, esse estudo é feito com indutores planares fabricados sobre placas de circuito impresso. São apresentados modelos para o indutor e para o acoplamento indutivo. Com base nesses modelos é proposta uma metodologia de projeto através de programação geométrica. O resultado mostra quais devem ser a frequência de operação e as dimensões dos indutores para uma determinada distância entre eles. Esses resultados são verificados através de simulações eletromagnéticas e também experimentalmente.Depois é apresentado o projeto do receptor de energia sem-fio. Esse projeto esteve focado em dois aspectos: a otimização da eficiência e a possibilidade de ser testado verdadeiramente sem-fio. Quanto à eficiência, a principal variável a ser otimizada é o fator de qualidade do indutor integrado. O indutor projetado e fabricado apresenta um fator de qualidade de 20,8 em 990 MHz, o qual é verificado experimentalmente através de um método sem-contato. Esse fator de qualidade é considerado alto para um indutor integrado em tecnologia CMOS convencional. A carga do receptor é projetada especialmente para o teste e consiste em um oscilador que converte a tensão de alimentação em uma variação da frequência. Essa frequência modula a portadora, sendo que essa informação pode ser percebida na entrada do indutor primário. Com esse método é possível estimar a eficiência do sistema sem usar fios conectados ao chip receptor. O receptor é fabricado em um chip de 1,5 mm X 1,5 mm, enquanto o indutor transmissor é impresso em uma placa de FR4. A eficiência do acoplamento, quando o indutor primário tem um diâmetro médio de 22 mm e uma distância de 15 mm do receptor, foi medida como sendo -25,4 dB na frequência de 986 MHz. Considerando as características do receptor: implementação monolítica, área do chip, eficiência do acoplamento e distância, o sistema projetado apresenta o melhor desempenho reportado na literatura.Finalmente, é proposta uma metodologia de projeto para um amplificador de potência CMOS destinado a energizar o sistema projetado. Essa metodologia concilia o compromisso entre a resistência de condução e a capacitância de porta das chaves. A área ocupada é 1,5 mm2, maior parte dela é usada pelos pads e as largas ligações de metal. Simulações pós-layout mostram uma eficiência de potência de 58% quando entregados 25,1 dBm ao indutor primário.<br> / Abstract : Inductive links have been widely studied for wireless energy transfer to implanted medical devices and radiofrequency identification tags among others. With the development of new paradigms such as ?Internet of Things" it becomes evident the need for miniaturization of the wireless energy receivers. The miniaturization is even more relevant in the case of the medical implants, because it aims to reduce the risks on the patient health. This thesis was focused into a solution that is natural when talking about miniaturization: the implementation of a CMOS fully integrated wireless power receiver.On the path to miniaturization, the efficiency was defined as the main objective of the design. For that reason, the first part of this thesis is dedicated to study the choices that optimize the efficiency in inductive links. This study is done first with planar inductors manufactured on printed boards. Several models are presented for the inductor and the inductive link. Based on those models, it is proposed a design methodology using geometric programming. The results show the inductor dimensions and the operating frequency that optimize the efficiency for a given distance. The predicted values are verified through electromagnetic simulations and also experimentally.Next the design of the wireless power receiver is presented. Such design is focused on two aspects: the optimization of efficiency and the possibility of being truly wireless tested. Regarding efficiency, the main factor to be optimized is the quality factor of the integrated inductor. The designed and fabricated inductor has a quality factor of 20.8 at 990 MHz, which is experimentally verified using a contact-less method. That quality factor is considered high for an inductor integrated in a conventional CMOS process. The load of the receiver is designed specially for the test and it consists of an oscillator that converts the supply voltage into a frequency quantity. That frequency is used to modulate the carrier and that information can be perceived at the primary inductor input. With the proposed method it is possible to estimate the system efficiency without wires connected to the receiver chip. The receiver was implemented in a 1.5 mm X 1.5 mm chip, while the transmitter inductor is printed in a FR4 board. The link efficiency was measured when the primary inductor has an average diameter of 22 mm and with a distance of 15 mm from the receiver, resulting in -25.4 dB at the frequency of 986 MHz. Considering the characteristics of the receiver: monolithic implementation, chip area, link efficiency and distance to the transmitter, the designed wireless power transfer system exhibits a better performance than state-of-the-art systems.Finally, a design methodology is proposed for a CMOS power amplifier intended to drive the designed system. That methodology solves the trade-off between the ON-resistance and gate capacitance of the switches. The area occupied is 1.5 mm2, most of it is used by the pads and the wide interconnects. Post-layout simulations showed a power efficiency of 58% when delivering 25.1 dBm to the primary inductor of the wireless power transferring system.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2013-03-04T18:40:34Z (GMT). No. of bitstreams: 1 308809.pdf: 10651634 bytes, checksum: 9517f0a2ee3192dc539da1109dd368a5 (MD5) / O constante avanço na fabricação de circuitos integrados com a miniaturização da tecnologia, o aumento da frequência de operação e a diminuição da tensão de alimentação fazem deles cada vez mais sensíveis à radiação. A preocupação com a sensibilidade de circuitos integrados não é mais restrita a projetos de aplicações espaciais onde o ambiente é mais hostil quanto à radiação. Circuitos fabricados com tecnologias em escala nanométrica são potencialmente sensíveis a partículas que se encontram na atmosfera terrestre e até no nível do mar. A importância da tolerância a falhas em semicondutores existe desde quando anomalias foram observadas no comportamento de dispositivos operando no espaço. A larga presença de circuitos integrados em diversas áreas do nosso cotidiano faz com que técnicas de tolerância a falhas ganhem importância também para aplicações terrestres. Desse modo, formas eficientes de avaliação dessas técnicas de tolerância a falhas são essenciais para lidar com essa demanda. É importante que essa avaliação possa ser realizada em etapas iniciais do projeto de circuitos integrados tolerantes à radiação de forma a reduzir o custo com locação de instalações que utilizam equipamentos de radiação induzida para verificação. Nesse contexto, o trabalho de dissertação apresenta um estudo sobre diferentes técnicas de injeção de falhas. Além do estudo, foi desenvolvida uma plataforma de emulação de soft errors (PLAESER) visando a análise experimental de técnicas de tolerância a falhas. A plataforma PLAESER provê suporte ao fluxo proposto para avaliação de técnicas de tolerância a falhas em fase inicial do projeto de circuitos robustos através da prototipação rápida em FPGAs. Os resultados obtidos com os casos de teste utilizados procuram mostrar o emprego do fluxo proposto para análise de técnicas de tolerância a falhas. / The continuous improvements in the integrated circuits manufacture process considering the miniaturization of technology, increase of clock frequencies and limitation of power supply, make them more susceptible to radiation. The concern with circuit sensitivity is no longer restricted to space applications, in harsh environment. Integrated circuits manufactured with nanometric technologies are potentially sensitive to particles present in the atmosphere and also at the sea level. Fault tolerance strategies applied to semiconductors have been around since upsets were first experienced in space applications. The large usage of integrated circuits in several areas of everyday life makes fault tolerance techniques important also for terrestrial applications. Therefore, efficient hardness evaluation solutions are essential to deal with this demand. Such evaluation is important and should be performed earlier in hardened integrated circuit designs in order to reduce costs with rental of radiation facilities. In this context, this work presents a evaluation of different fault injection techniques. Moreover, a soft error emulation platform (PLAESER) has been developed in order to analyze fault tolerance techniques experimentally. PLEASER gives support to the flow proposed to evaluate fault tolerance techniques earlier in hardened circuit designs through rapid prototyping. The results obtained with the selected test cases show the employment of the proposed flow to analyze fault tolerance techniques.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2012 / Made available in DSpace on 2013-06-26T01:02:33Z (GMT). No. of bitstreams: 1 313853.pdf: 2889695 bytes, checksum: 4516ef9d52189f2d5cc69766d6489b17 (MD5) / Um amplificador de ganho variável (VGA) ajustado digitalmente pela razão cíclica do sinal de controle é apresentado neste trabalho. O circuito baseia-se no principio superregenerativo criado por Armstrong na década de 1920. Através desta técnica, consegue-se obter um ajuste fino do ganho sem necessidade de utilizar um DAC como interface entre o controle digital e o amplificador, como visto nos VGAs convencionais. O projeto foi contextualizado dentro de um sistema de aquisição de sinais biopotenciais e foi realizado em um processo de fabricação de 0,18 µ m CMOS padrão. Os resultados, a partir de simulações, mostraram que o projeto cumpre com as especificações, atingindo, entre outras características, uma faixa de ganho de 45 dB com uma banda de 1,25 kHz, um consumo de 6,4 µ W e uma faixa linear de 900 mV para uma THD de 0,5 %. Algumas medições preliminares foram feitas as quais comprovaram o funcionamento do circuito. Em complemento ao VGA integrado, uma versão com componentes discretos foi implementada com o intuito de verificar a sua funcionalidade numa aplicação real. O circuito final precisou de um AFE completo, o qual foi voltado para a medição de sinais cardíacos utilizando apenas dois eletrodos. Os resultados do protótipo discreto validaram o principio de amplificação proposto no VGA para este tipo de aplicação.<br> / Abstract : In this work, a variable-gain amplifier (VGA) adjusted by the duty-cycle of a control signal is presented. This circuit is based on the superregenerative concept created by Armstrong back in the 1920's. The chosen technique allows to perform a fine control of the gain without any DAC at the interface between the digital control and the amplifier, as usually seen in other VGAs. A 0.18mm standard CMOS process was used for the design. Specifications were satisfied by simulation results, in which, among other results, it was obtained a gain range of 45dB within a 1.25kHz bandwidth, a power consumption of 6.4mW and 900mV of linear range for a 0.5% THD. Some preliminary measurements of the chip proved also the correct functioning of the circuit. As a complement of the integrated VGA, a discrete-component version was also implemented in order to verify its functionality in a real application. The final circuit included a complete analog front-end which was optimize for cardiac signals measurement using only two electrodes. The results of the discrete-component prototype validated the amplification principle proposed in the VGA for this type of aplication.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-22T04:44:19Z (GMT). No. of bitstreams: 1 203234.pdf: 781639 bytes, checksum: fdc1d426ecd25ed51209ceee1b3fbb99 (MD5) / A presente dissertação visa estudar o comportamento e operação de circuitos lógicos CMOS de (ultra)-baixo consumo. Envolve o dimensionamento dos transistores NMOS e PMOS que compõem os circuitos, a determinação da melhor tensão de alimentação e técnicas de polarização do poço, visando o balanceamento dos tempos de subida e descida dos circuitos e evitar desperdício de energia. Para isso, são desenvolvidas formulações analíticas para a função de transferência DC, tempos de transiente e dissipação de potência de portas lógicas estáticas. A análise do descasamento dos transistores e do efeito da dispersão tecnológica são avaliados para que se possa evitá-los ou minimizá-los. Com este intuito, técnicas de polarização do substrato são empregadas e dois circuitos de compensação são propostos. Validação das técnicas empregadas é feita com diversos circuitos e portas lógicas, através de simulações, em circuitos com componentes discretos e na forma de elementos testes em um circuito integrado fabricado especialmente para este propósito, nas tecnologias AMIS 1,5µm e TSMC 0,35µm.

Este trabalho apresenta o LIT, uma ferramenta de auxílio ao projeto de circuitos integrados analógicos que utiliza a técnica da associação trapezoidal de transistores (TAT) sobre uma matriz digital pré-difundida. A principal característica é a conversão de cada transistor simples de um circuito analógico em uma associação TAT equivalente, seguido da síntese automática do leiaute da associação séria-paralela de transistores. A ferramenta é baseada na matriz SOT (sea-of-transistors), cuja arquitetura é voltada para o projeto de circuitos digitais. A matriz é formada somente por transistores unitários de canal curto de dimensões fixas. Através da técnica TAT, entretanto, é possível criar associações série-paralelas cujo comportamento DC aproxima-se dos transistores de dimensões diferentes dos unitários. O LIT é capaz de gerar automaticamente o leiaute da matriz SOT e dos TATs, além de células analógicas básicas, como par diferencial e espelho de corrente, respeitando as regras de casamento de transistores. O cálculo dos TATs equivalentes também é realizado pela ferramenta. Ela permite a interação com o usuário no momento da escolha da melhor associação. Uma lista de possíveis associações é fornecida, cabendo ao projetista escolher a melhor. Além disso, foi incluído na ferramenta um ambiente gráfico para posicionamento das células sobre a matriz e um roteador global automático. Com isso, é possível realizar todo o fluxo de projeto de um circuito analógico com TATs dentro do mesmo ambiente, sem a necessidade de migração para outras ferramentas. Foi realizado também um estudo sobre o cálculo do TAT equivalente, sendo que dois métodos foram implementados: aproximação por resistores lineares (válida para transistores unitários de canal longo) e aproximação pelo modelo analítico da corrente de dreno através do modelo BSIM3. Três diferentes critérios para a escolha da melhor associação foram abordados e discutidos: menor diferença de corrente entre o TAT e o transistor simples, menor número de transistores unitários e menor condutância de saída. Como circuito de teste, foi realizado o projeto com TATs de um amplificador operacional de dois estágios (amplificador Miller) e a sua comparação com o mesmo projeto utilizando transistores full-custom. Os resultados demonstram que se pode obter bons resultados usando esta técnica, principalmente em termos de desempenho em freqüência. A contribuição da ferramenta LIT ao projeto de circuitos analógicos reside na redução do tempo de projeto, sendo que as tarefas mais suscetíveis a erro são automatizadas, como a geração do leiaute da matriz e das células e o roteamento global. O ambiente de projeto, totalmente gráfico, permite que mesmo projetistas analógicos menos experientes realizem projetos com rapidez e qualidade. Além disso, a ferramenta também pode ser usada para fins educacionais, já que as facilidades proporcionadas ajudam na compreensão da metodologia de projeto.

Este trabalho apresenta um estudo, implementação e simulação de geradores de sinais analógicos usando-se circuitos digitais, em forma de CORE, integrando-se este com o microprocessador Risco. As principais características procuradas no gerador de sinais são: facilidade de implementação em silício, programabilidade tanto em freqüência quanto em amplitude, qualidade do sinal e facilidade de integração com um microprocessador genérico. Foi feito um estudo sobre a geração convencional de sinais analógicos, dando-se ênfase em alguns tipos específicos de circuitos como circuitos osciladores sintonizados, multivibradores, geradores de sinais triangulares e síntese de freqüência digital direta. Foi feito também um estudo sobre conversão digital-analógica, onde foram mostrados alguns tipos básicos de conversores D/A. Além disso foram abordadas questões como a precisão desses conversores, tipos digitais de conversores digitalanalógico, circuitos geradores de sinais e as fontes mais comuns de erros na conversão D/A. Dando-se ênfase a um tipo específico de conversor D/A, o qual foi utilizado nesse trabalho, abordou-se a questão da conversão sigma-delta, concentrando-se principalmente no ciclo de formatação de ruído. Dentro desse assunto foram abordados o laço sigma-delta, as estruturas de realimentação do erro, estruturas em cascata, e também o laço quantizador. Foram abordados vários circuitos digitais capazes de gerar sinais analógicos, principalmente senóides. Além de geradores de senóides simples, também se abordou a geração de sinais multi-tom, geração de outros tipos de sinais baseando-se no gerador de senóides e também foi apresentado um gerador de funções. Foram mostradas implementações e resultados dessas. Iniciando-se pelo microprocessador Risco, depois o gerador de sinais, o teste deste, a integração do microprocessador com o gerador de sinais e finalmente a implementação standard-cell do leiaute desse sistema. Por fim foram apresentadas conclusões, comentários e sugestões de trabalhos futuros baseando-se no que foi visto e implementado nesse trabalho.

Made available in DSpace on 2014-06-11T19:22:31Z (GMT). No. of bitstreams: 0 Previous issue date: 2012-04-09Bitstream added on 2014-06-13T18:49:28Z : No. of bitstreams: 1 luz_da_me_ilha.pdf: 845815 bytes, checksum: 97fba648660898495cdc5b951ecf5497 (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / PROPG - Programa de Pós-Graduação / As placas de circuito impresso são a base de todos os equipamentos eletrônicos utilizados atualmente. Antigamente, as placas ocupavam grandes espaços e eram conectadas através de fios, válvulas e componentes eletromecânicos. Com o desenvolvimento dos circuitos integrados surgiram técnicas para a concepção de um circuito impresso no qual utilizam componentes cada vez menores e com alta velocidade de processamento. Porém, com a miniaturização dos componentes e redução das dimensões das placas de circuitos impressos surgem problemas de compatibilidade e interferência eletromagnética. Os estudos desses fenômenos demandam alto grau de esforços para os cálculos dos resultados. Diante dessa dificuldade são introduzidos softwares especialistas que utilizam algoritmos otimizados, obtendo melhores resultados em curto espaço de tempo. A fim de estudar os efeitos da compatibilidade e interferência eletromagnética usou-se uma placa de circuito impresso, de uma central telefônica. Através de simulações de integridade de sinal e compatibilidade eletromagnética pode-se fazer ajustes nas placas para atender às normas das agências reguladoras / The printed circuit boards are the basis of all equipment used today. The boards previously occupied large spaces and were connected by wire, valves and electromechanical components. With the development of integrated circuits emerged techniques for designing a printed circuit on which uses smaller and smaller components with high processing speed. But with the miniaturization of components and reduction of printed circuit boards dimensions, problems of electromagnetic compatibility and interference arises. Studies of these phenomena require a high degree of effort for the calculations results. Given this difficulty the introduced using specialist software algorithms optimized, permits obtaining better results. In order to study the effects of electromagnetic interference and compatibility it was used a printed circuit board in the development of a telephone exchange. Through simulations, signal integrity and electromagnetic compatibility can make adjustments on the boards in order that the board was able to be manufactured and sold meeting the standards of compatibility and electromagnetic interference

Made available in DSpace on 2015-11-13T01:05:21Z (GMT). No. of bitstreams: 1 000476054-Texto+Completo-0.pdf: 3324667 bytes, checksum: 9b5561f04ee14590ab8784667acd8130 (MD5) Previous issue date: 2015 / Advances in CMOS (Complementary Metal-Oxide-Semiconductor) allowed the miniaturization of electronic components which, in turn, caused a number of benefits, such as increased density and operating frequency of integrated circuits (ICs). However, despite the benefits, the transistors size reduction generated several challenges to IC design. Among them we can mention the aging of ICs due to of Negative Bias Temperature Instability (NBTI) phenomenon. This phenomenon degrades PMOS transistors when they are exposed to high temperatures, fundamentally associated with the ICs workload. In this context, this thesis proposes a hardware-based methodology able to monitor levels of aging over the IC life time, as well as able to minimize these effects by the IC supply voltage adjustment. In other words, the proposed methodology aims to increase the robustness of ICs used in critical applications. / Avanços na tecnologia CMOS (Complementary Metal-Oxide-Semiconductor) permitiram a miniaturização de componentes eletrônicos o que, por sua vez, trouxe consigo uma série de benefícios, tais como o aumento na densidade e na frequência de operação de Circuitos Integrados (CIs). Entretanto, apesar dos benefícios, a redução no tamanho dos transistores gerou uma série de desafios ao projeto de CIs. Dentre eles pode-se citar o envelhecimento dos CIs devido ao fenômeno do Negative Bias Temperature Instability (NBTI). Esse fenômeno degrada os transistores do tipo PMOS quando os mesmos são submetidos à elevadas temperaturas associadas fundamentalmente à funcionalidade dos CIs. Neste contexto, este trabalho propõe uma metodologia baseada em hardware capaz de monitorar níveis de envelhecimento ao longo da vida útil do CI, bem como uma forma de minimizar esses efeitos através do ajuste da tensão de alimentação CI. Em outras palavras a metodologia proposta visa aumentar a robustez de CIs utilizados em aplicações consideradas críticas.

Orientador: Ailton Akira Shinoda / Banca: Sérgio Kurokawa / Banca: Valtemir Emerencio do Nascimento / Resumo: As placas de circuito impresso são a base de todos os equipamentos eletrônicos utilizados atualmente. Antigamente, as placas ocupavam grandes espaços e eram conectadas através de fios, válvulas e componentes eletromecânicos. Com o desenvolvimento dos circuitos integrados surgiram técnicas para a concepção de um circuito impresso no qual utilizam componentes cada vez menores e com alta velocidade de processamento. Porém, com a miniaturização dos componentes e redução das dimensões das placas de circuitos impressos surgem problemas de compatibilidade e interferência eletromagnética. Os estudos desses fenômenos demandam alto grau de esforços para os cálculos dos resultados. Diante dessa dificuldade são introduzidos softwares especialistas que utilizam algoritmos otimizados, obtendo melhores resultados em curto espaço de tempo. A fim de estudar os efeitos da compatibilidade e interferência eletromagnética usou-se uma placa de circuito impresso, de uma central telefônica. Através de simulações de integridade de sinal e compatibilidade eletromagnética pode-se fazer ajustes nas placas para atender às normas das agências reguladoras / Abstract: The printed circuit boards are the basis of all equipment used today. The boards previously occupied large spaces and were connected by wire, valves and electromechanical components. With the development of integrated circuits emerged techniques for designing a printed circuit on which uses smaller and smaller components with high processing speed. But with the miniaturization of components and reduction of printed circuit boards dimensions, problems of electromagnetic compatibility and interference arises. Studies of these phenomena require a high degree of effort for the calculations results. Given this difficulty the introduced using specialist software algorithms optimized, permits obtaining better results. In order to study the effects of electromagnetic interference and compatibility it was used a printed circuit board in the development of a telephone exchange. Through simulations, signal integrity and electromagnetic compatibility can make adjustments on the boards in order that the board was able to be manufactured and sold meeting the standards of compatibility and electromagnetic interference / Mestre

Made available in DSpace on 2013-08-07T18:53:43Z (GMT). No. of bitstreams: 1 000449105-Texto+Completo-0.pdf: 7344775 bytes, checksum: efab9f6581cb5bf05f96ab065382419a (MD5) Previous issue date: 2012 / Advances in Complementary Metal-Oxide Semiconductor (CMOS) technology have made possible the integration of millions of transistors into a small area, allowing the increase of circuits' density. In more detail, technology scaling caused the reduction of the transistors' delay, which has resulted in a signi cantly performance improvement of Integrated Circuits (ICs). Furthermore, the increase in the integration level of ICs allowed the development of ICs able to include an increasing number of functions, which in turn increased signi cantly their complexity. In parallel, the rapidly increasing need to store more information results in the fact that the Static Random Access Memory (SRAM) can occupy great part of the System-on-Chip (SoC) silicon area. This is con rmed by the SIA Roadmap which forecasts a memory density approaching 94% of the SoC area in about 10 years [1]. Consequently, memory has become the main responsible of the overall SoC area. However, the reduction of transistor size has introduced several reliability concerns that need to be a ronted by the adoption of di erent optimization techniques. In this context it is important to highlight the phenomenon known as Negative Bias Temperature Instability (NBTI), which a ects the reliability of the ICs along their lifes. Speci cally in the SRAMs NBTI causes degradation of the Static Noise Margim(SNM) which a ects the storage capacity of the memory cells. In this context, the main goal of this thesis is to specify, implement, validate and evaluate a hardware-based technique able to monitor the aging of SRAM cells in order to guarantee their reliability of during the lifetime. The proposed technique is based on an on-chip sensor capable of monitoring dynamic power consumption of the cells during write operations in order to compare them with the value set as default to a new cell. Finally, the proposed methodology has been functionally validated and its e ciency has been evaluated based on the analysis of its monitoring and detection capabilities and from the analysis of the introduced overheads as well as its immunity to the manufacturing process variation. / A miniaturização da tecnologia Complementary Metal-Oxide Semiconductor (CMOS) tornou possível a integração de milhões de transistores em um único Circuito Integrado (CI) aumentando assim, a densidade dos mesmos. Em mais detalhes, essa miniaturização resultou em signi cativos avanços tecnológicos devido fundamentalmente à diminuição do delay do transistor o que, por sua vez, acarretou no aumento da performance dos CIs devido ao aumento na freqüência de operação dos mesmos. Além disso, a aumento no nível de integração dos CIs possibilitou o desenvolvimento de CIs capazes de agregarem um número cada vez maior de funções aumentando signi cativamente a complexidade dos mesmos. Em paralelo, o rápido aumento na necessidade de armazenar um volume cada vez maior de informação resultou no fato de que Static Random Access Memories (SRAMs) ocupam hoje grande parte da área de silício de um System-on-Chip (SoC). A SIA Rodamap prevê que em 10 anos cerca 94% da área de um SoC será dedicada à memória [1]. Entretanto, essa miniaturização gerou vários problemas, relacionados à con abilidade, que devem ser afrontados através do uso de diferentes técnicas que visam à otimização de CIs. Neste contexto, é importante salientar o fenômeno conhecido com Negative Bias Temperature Instability (NBTI) que afeta a con abilidade do CI em longo prazo, ou seja, durante a sua vida útil. Especi camente em SRAMs o NBTI provoca a degradação da Static Noise Margim (SNM) o que, por sua vez afeta a capacidade de armazenamento das células de memória. Neste contexto, esta dissertação de mestrado tem como principal objetivo a especi cação, implementação, validação e avaliação de uma metodologia baseada em hardware para o monitoramento do nível de envelhecimento de células de SRAMs a m de garantir a con abilidade das mesmas durante a sua vida útil. A metodologia proposta consiste na inserção de um sensor capaz de monitorar o consumo de potência dinâmica das células durante as operações de escrita a m de compará-los com os valores de nidos como padrão para uma célula não envelhecida. Finalmente, a metodologia proposta será validada funcionalmente e sua e ciência será avaliada a partir da análise da sua capacidade de monitoramento e detecção bem como, a partir dos overheads de área, performance e imunidade a variabilidade do processo de fabricação.