Orientador: Nelson Luis Saldanha Fonseca / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-07-23T17:03:53Z (GMT). No. of bitstreams: 1 Ferreira_MarcelodeJesus_M.pdf: 4123632 bytes, checksum: c6c58be519d5719fd0961416d173fcbd (MD5) Previous issue date: 1998 / Resumo: Esse trabalho investiga parcialmente a eficácia de descarte seletivo a nível de pacote e a nível de célula em um comutador ATM sob a influência de um processo com dependência de longa-duração. Estuda-se o comportamento de diversos mecanismos de descarte seletivo frente a diversos parâmetros de tráfego. como por exemplo, carga da rede. parâmetro de auto-semelhança ,variância e diferentes tamanhos de pacotes, e também frente a diversos cenários de configurações. como por exemplo diferentes tamanhos de buffer. Resultados apontam que é claramente, vantajoso adotar a disciplina Compartilhamento Total (ComplEte Sharing), enquanto que a disciplina Compartilhamento Total com Garantia de Tamanho Mínimo de Fila (Complete Sharing with Guaranted Queue Minimum) não é necessariamente vantajosa. Além disso, mostra-se que a escolha da política de descarte pode impactar significativamente a Qualidade de Serviço de uma aplicação. Resultados de uma fila com quatro níveis de prioridade mostram que é possível transportar a mesma carga de uma fila com dois níveis de prioridade utilizando buffers com tamanho menor. Introduz-se uma nova política de descarte de pacotes chamada Aceita-Maior-Pacote (AMP) que maximiza o goodput de célula e mostra-se que a política AMP fornece não só o maior goodput de célula mas também produz o maior goodput de pacote sob um processo com dependências de curta-duração composto ele pacotes grandes. / Abstract: In this work we investigate the effectiveness of selective discard of cells and selective discard of packets in a multiplexer subject to a long-range dependent process. 1n this way we evaluate diverse selective discard mechanism under different traffic parameters such as the network load the Hurst parameter variance and different packet sizes and also under distinct configurations scenarios such as different buffer sizes. We found out that the Complete Sharing disciplines is clearly worth adopting, whereas Complete Sharing with Guaranteed Queue Minimum may be not. Furthermore we show that the choice of push out policy may significantly impact the perceived QoS. We show that a four-class mechanism demands less buffer space than a two-class mechanism for the transport of the same load. We introduce a novel packet discarding policy called Longuest-Packet-1n (LP1), which maximizes the cell goodput and we show that LP1 not only provides the highest cell goodput but also produces the highest packet goodput under a short-range dependent process composed of long packets. / Mestrado / Mestre em Ciência da Computação

Orientador: Nelson Luis Saldanha da Fonseca / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-07-29T00:38:40Z (GMT). No. of bitstreams: 1 Yunes_SergioAraujo_M.pdf: 4173953 bytes, checksum: 2a48524ce8c83e02188bc5e06f80c9d8 (MD5) Previous issue date: 2001 / Resumo: Desde as primeiras recomendações da ITU- T sobre o padrão ATM no final da década de 80, muitos trabalhos foram realizados com intuito de fornecer melhor suporte para tráfego IP sobre ATM. IP foi desenvolvido sobre as bases de um modelo sem conexão, enquanto ATM segue um modelo orientado a conexão, o que traz dificuldades na integração destas duas tecnologias. Esta dissertação propõe um novo mecanismo de policiamento de tráfego, chamado de Balde Furado para Pacote (BFP), que tenta minimizar a perda de pacotes IP e de células ATM. Mostra-se que o mecanismo de descarte seletivo de células MFIFD (Modijied First-In-First-Drop) quando usado com BFP gera os mesmos resultados das políticas de descarte de pacotes. Além disso, estuda-se a integração entre mecanismos de descarte de pacote e de célula / Abstract: Since the first ITU- T recommendation on ATM in the late 80's, the support of IP traffic over ATM has been a focus of attention of the research community. IP follows a connectionless model, while ATM a connection-oriented model, which bring challenges to the integration of these two technologies. This work proposes a policing algorithm called Paeket Leaky Bueket (PLB) which attempts to minimise the loss of IP packets and ATM cells. It is shown that the pushout mechanism MFIFD (Modified First-In-First-Drop) used with BFP leads to the same results of packet disearding policies. Furthermore, the integration of packet and cell diseard mechanisms is studied. / Mestrado / Mestre em Ciência da Computação

Orientadores : Irenilza de Alencar Naas, Frank Herman Behrens / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Agricola / Made available in DSpace on 2018-08-01T15:48:09Z (GMT). No. of bitstreams: 1 Curto_FabioPennaFirme_D.pdf: 19284929 bytes, checksum: 818f5010058ed4ee0989d7666561e565 (MD5) Previous issue date: 2002 / Doutorado

Orientador: Jacobus Willibrordus Swart / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-02T22:53:22Z (GMT). No. of bitstreams: 1 Zoccal_LeonardoBreseghello_M.pdf: 6497555 bytes, checksum: e073f26482aabbfda753756ac2820ed8 (MD5) Previous issue date: 2002 / Mestrado

Orientador: Alberto Martins Jorge / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-24T11:36:52Z (GMT). No. of bitstreams: 1 Teani_CarlosRobertoNegrao_D.pdf: 6849857 bytes, checksum: 50a295046af63f09e713c304267922a0 (MD5) Previous issue date: 1998 / Resumo: Buscando alternativa para a realização de testes paramétricos de circuitos em linha de produção, os quais consomem percentual significativo dos recursos, é demonstrada a viabilidade da aplicação de teste sistêmico para este fim. O método baseia-se no comportamento dinâmico não linear dos dispositivos, comportamento este que é analisado através de mapas obtidos do espaço de estado do sistema dinâmico. Os resultados obtidos demonstram que é possível a identificação de pequenas diferenças paramétricas entre dispositivos e portanto a aplicação do método para testes do tipo passa/não-passa em linha de produção, com redução do tempo de teste sem perda de testabilidade / Abstract: Considering the fact that parametric test in integrated circuits manufacturing line is expensive and time consuming, a systemic go/no-go test type has been developed for time reduction. Using the dynamic nonlinear behavior of the electronic devices, the space states is studied through maps to identify parametric deviations of the device under test. The results show the feasibility of the method without reduction of the testability / Doutorado / Eletronica e Comunicações / Doutor em Engenharia Elétrica

Orientador: Carlos A. dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-25T01:29:03Z (GMT). No. of bitstreams: 1 JimenezGrados_HugoRicardo_M.pdf: 6853818 bytes, checksum: 62615fbbddc4edfbbb2597b948dd2738 (MD5) Previous issue date: 1999 / Resumo: : Este trabalho visa a familiarização com o dispositivo MOS- Split Drain através da construção de diferentes configurações geométricas, seguindo as regras da tecnologia CMOS - 0,8 Jl1Tlda AMS (Austria Mikrosysteme International), e de suas respectivas caracterizações elétricas e magnéticas. Medidas realizadas com os diversos protótipos fabricados permitiram a constatação de diversas características divulgadas na literatura e de suas limitações. O aprendizado que resulta deste trabalho é fundamental para o projeto que os pesquisadores do LPM2 - FEEC - UNICAMP ora realizam visando o desenvolvimento de um microsistema para a medição de consumo de energia elétrica / Abstract: This work aims at the familiarization with MOS- Split Drain transistors by constructing and measuring several units of different geometrical configurations, following the AMS (Austria Mikrosysteme International) design roles for CMOS 0.8 mm technology, and by characterizing the electrical and magnetic aspects of this device. Different prototypes were fabricated and measured, which allowed verifying either the validity or discrepancy of some of its properties published in the literature. The learning from this work is fundamental for the project, which is being carried on by researchers from LPM2 -FEEC - UNICAMP that are involved with the development of a novel microsystem for the measurement of electrical energy consumption / Mestrado / Mestre em Engenharia Elétrica

Orientador : Hans Kurt Edmond Liesenberg / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-14T03:11:59Z (GMT). No. of bitstreams: 1 Araujo_EduardoManoel_M.pdf: 1356222 bytes, checksum: 14c02568dd544e87476763430aedf7ef (MD5) Previous issue date: 1991 / Resumo: Devido acrescente complexidade no processo de projeto de circuitos integrados existe urna tendência natural de automatização deste processo. Uma das fases do processo de projeto de circuitos integrados é o seu traçado, que consiste no posicionamento das subcélulas que compõem o circuito e posterior roteamento das inteligações entre estas subcélulas. Na etapa de posicionamento é alocado um espaço no plano de posicionamento para cada urna destas subcélulas. Na fase de roteamento é estabelecido um caminho e alocado um espaço para as interligações através dos canais (áreas não ocupadas pelas subcélulas). O posicionamento das subcélulas pode ser realizado de forma absoluta ou relativa. No posicionamento absoluto os canais tem dimensões fixas. Se na fase de roteamento a largura de algum dos canais foi insuficiente para permitir a alocação do espaço para as interligações, então o posicionamento deve ser refeito prevendo o alargamento dos canais.No posicionamento relativo existe a flexibilidade de ajuste da largura dos canais durante o roteamento, urna vez que só são definidas relações de adjacencia entre as subcélulas. A ferramenta de posicionamento automático aqui descrita utiliza uma linguagem de entrada que permite especificar as subcélulas que compõem um circuito e a configuração de suas interligações. A ferramenta está dividida em três fases:regularidades, posicionamento inicial e melhoramento do posicionamento inicial. Durante a fase de reconhecimento de regularidades são identificados e agrupados os conjuntos de subcélulas que possuem uma estrutura regular de interconexão, para a qual se conhece um posicionamento eficiente. Para obtenção do posicionamento inicial é utilizada a técnica de crescimento epitaxial ou construtivo. Nesta técnica as subcélulas são incorporadas uma a uma no plano de posicionamento obedecendo a um critério de máxima conexidade com o conjunto das subcélulas já posicionadas. Na fase de melhoramento do posicionamento inicial são realizadas trocas de pares de subcélulas. Para restringir o número de trocas é delimitado inicialmente para cada subcélula, a vizinhança do ponto ideal para o seu posicionamento. Os candidatos para troca com a subcélula em questão são as subcélulas nesta vizinhança.Dentre as trocas realizadas são aceitas aquelas que efetivamente melhoram o posicionamento atual. O resultado final do posicionamento automático é uma expressão de posicionamento relativo envolvendo as subcélulas que compõem o circuito especificado. / Abstract: There is a natural tendency to automate the process of integrated circuit design due to its growing complexity. One of the integrated circuit design phases is the layout generation, which is carried out by first positioning the circuit's subcells and later on routing the interconnections between them. During the positioning stage a space for each of the circuit's subcells is allocated on the floorplan. While during the routing stage, a path through channels is established for each interconnection and space for the tracks is allocated. The positioning of subcells can be accomplished in two ways: absolute or relative. In absolute positionings channels have fixed dimensions. If, at the routing stage, the width of some chanhel is found to be toe narrow to allow for the allocation of space to the interconnections, then the positioning must be redone. In the relative placement, only adjacency relations between cells are defined, so there is flexibility to accept varying channel dimension demands. The automatic placement tool describedhere has an input language which allows one to specify the subcells of a circuit and its interconnection configuration. The tool executes in three phases: regularity recognition, initial placement and improvement of the initial placement. During the regularity recognition phase, subcells groups that have a regular interconnection structure, for which an efficient placement is nown, are identified and positioned. The constructive or epitaxial growth technique is applied to obtain he initial placement. With this technique the subcells are incorporated to the floorplan, one at a time, following the maximum connectivity criteria with the set of already positioned subcells. During the improvement of the initial placement, interchanges of pairs of subcells are tried. For each subcell, its ideal position and a neighborhood of this point are determined. To restrict the number of rial interchanges, the candidates to be paired with each subcell are the subcells in that neighborhood. Among the trial interchanges, those which effectively improve the current pIacement are chosen. The final resuIt of the automatic placement is a relative placement expression of alI circuit's subcells. / Mestrado / Mestre em Ciência da Computação

Orientador : Carlos Ignacio Zamitti Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-14T14:15:33Z (GMT). No. of bitstreams: 1 Brito_AiltondeSousa_M.pdf: 3081096 bytes, checksum: 38d549ed93e4cd9cb0dd2008b9d15131 (MD5) Previous issue date: 1982 / Resumo: A litografia faz parte de um conjunto de técnicas usadas na fabricação de circuitos integrados. As técnicas litográficas são genericamente englobadas nas denominadas litografia óptica e litografia por feixe de elétrons, das quais a primeira é ainda a mais difundida e, melhor estabelecida. A litografia óptica prevê o uso de máscaras (matrizes finais) obtidas a partir de originais (artes finais) desenhadas em materiais gráficos, Rubylith ou Fotolito. A escala do desenho é ampliada de 100 a 200 vezes em relação ao dispositivo a ser fabricado. A redução ocorre em duas ou três etapas conhecidas por fotorredução e fotorrepetição, sendo que na última, a configuração é repetida diversas vezes. Através das matrizes finais, o material fotossensível (fotorresiste) aplicado sobre um substrato pode ser sensibilizado e removido, deixando expostas regiões pré-selecionadas do substrato. Esta etapa é conhecida por fotogravação. Neste trabalho é descrito o desenvolvimento de uma fotorrepetidora que emprega irradiação de 5460 A de comprimento de onda, sensibilizando Placas de Alta Resolução (PAR), em campos de 5 x 5 mm2 e registrando linhas (em PAR) de larguras menores que 2um. São ainda estabelecidos os parâmetros gerais do sistema litográfico, visando o melhor aproveitamento em termos de nível de integração e densidade de "componentes" na integração de circuitos. A fotorrepetidora e o sistema litográfico têm sido utilizados no laboratório por cerca de dois anos. Foram determinadas regras de projeto para geração de máscaras e uso do sistema litográfico. No decorrer do trabalho são descritos a analisados propostas, procedimentos experimentais, resultados obtidos e discussões posteriores / Abstract: Not informed / Mestrado / Mestre em Engenharia Elétrica

Orientador : Carlos Ignacio Zamitti Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Científica / Made available in DSpace on 2018-07-14T21:05:16Z (GMT). No. of bitstreams: 1 Maciel_ThaisTrevas_M.pdf: 3355055 bytes, checksum: 6d0868cd8d747f24a1222cb2e734c7f2 (MD5) Previous issue date: 1988 / Resumo: Não informado / Abstract: Not informed / Mestrado / Mestre em Matemática Aplicada

Orientador: Attilio Jose Giarola / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-15T06:47:19Z (GMT). No. of bitstreams: 1 Regueira_Marcos_M.pdf: 2664026 bytes, checksum: c18a33d103cd85bacd130e2c13cf7306 (MD5) Previous issue date: 1981 / Resumo: Neste trabalho foram apresentadas duas tecnologias possíveis de serem utilizadas na fabricação de microlinhas de transmissão, para integração de circuitos de microondas. A primeira, de uso mais diversificado, é a de evaporação de Cromo e Ouro, e a segunda é a de deposição química de Cobre, de realização mais fácil e barata. Foram construídos circuitos nas duas tecnologias e comparados os resultados, observando-se valores de atenuação ligeiramente menores para os circuitos de Cobre. Por outro lado os circuitos de Cromo-Ouro apresentaram melhor aderência ao substrato de alumina. Este trabalho permitiu a verificação de que a deposição química de Cobre abre novos horizontes para a construção de microlinhas de transmissão como alternativa à evaporação de Cromo-Ouro até agora utilizada mas que se caracteriza como sendo de alto custo. / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica