Since there is a continuous shrinking of feature sizes in ultra-large scale integrated (ULSI) circuits, requirements on materials and technology are going to rise dramatically in the near future. In particular, at the interconnect system this calls for new concepts and materials. Therefore, carbon nanotubes (CNTs) are considered as a promising material to replace partly or entirely metal interconnects in such devices. The present thesis aims to make a contribution to the CNT growth control with the thermal chemical vapor deposition (CVD) method and the integration of CNTs as vertical interconnects (vias) in ULSI circuits. Different support/catalyst systems are examined in processes for catalyst pretreatment and CNT growth. The investigations focus on the catalyst formation and the interactions at the interfaces. Those effects are related to the CNT growth. To get an insight into interactions at interfaces, film structure, composition, and CNT growth characteristics, samples are extensively characterized by techniques like AFM, SEM, TEM, XRD, XPS, and Raman spectroscopy. Screening studies on nanoparticle formation and CNT growth with the well known system SiO2/Ni are presented. This system is characterized by a weak support/catalyst interaction, which leads to undirected growth of multi-walled CNTs (MWCNTs). By contrast, at the Ta/Ni system a strong interaction causes a wetting of catalyst nanoparticles and vertically aligned MWCNT growth. At the system W/Ni a strong interaction at the interface is found as well, but there it induces Stranski-Krastanov catalyst film reformation upon pretreatment and complete CNT growth inhibition. Studies on the SiO2/Cr/Ni system reveal that Cr and Ni act as a bi-catalyst system, which leads to a novel nanostructure defined as interlayer CNT (ICNT) structure. The ICNT films are characterized by well crystallized vertically aligned MWCNTs, which grow out a Cr/Ni layer lifted off as a continuous and very smooth layer from the substrate with the growth. Besides, this nanostructure offers new possibilities for the integration of CNTs in different electronic applications. Based on the presented possibilities of manipulating CNT growth, an integration technology was derived to fabricate CNT vias. The technology uses a surface mediated site-selective CVD for the growth of MWCNTs in via structures. Developments are demonstrated with the fabrication of via test vehicles and the site-selective growth of MWCNTs in vias on 4 inch wafers. Furthermore, the known resistance problem of CNT vias, caused by too low CNT density, is addressed by a new approach. A CNT/metal heterostructure is considered, where the metal is implemented through atomic layer deposition (ALD). The first results of the coating of CNTs with readily reducible copper oxide nanoparticles are presented and discussed. / Aufgrund der kontinuierlichen Verkleinerung von Strukturen in extrem hoch integrierten (engl. Ultra-Large Scale Integration − ULSI) Schaltkreisen werden die Anforderungen an die Materialien und die Technologie in naher Zukunft dramatisch ansteigen. Besonders im Leitbahnsystem sind neue Materialien und Konzepte gefragt. Kohlenstoffnanoröhren (engl. Carbon Nanotubes − CNT) stellen hierbei ein vielversprechendes Material dar, um teilweise oder sogar vollständig metallische Leitbahnen zu ersetzen. Die vorliegende Arbeit liefert einen Beitrag zur CNT-Wachstumskontrolle mit der thermischen Gasphasenabscheidung (engl. Chemical Vapor Deposition − CVD) sowie der Integration von CNTs als vertikale Leitungsverbindungen (Via) in ULSI-Schaltkreisen. Verschiedene Untergrund/Katalysator-Systeme werden in Prozessen zur Katalysatorvorbehandlung sowie zum CNT-Wachstum betrachtet. Die Untersuchungen richten sich insbesondere auf die Katalysatorformierung und die Wechselwirkungen an den Grenzflächen. Diese werden mit dem CNT-Wachstum in Verbindung gebracht. Für Untersuchungen von Grenzflächeninteraktionen, Schichtstruktur, Zusammensetzung sowie CNT-Wachstumscharakteristik werden Analysen mit AFM, REM, TEM, XRD, XPS und Raman-Spektroskopie genutzt. Zunächst werden Voruntersuchungen an dem gut bekannten System SiO2/Ni zur Nanopartikelformierung und CNTWachstum vorgestellt. Dieses System ist gekennzeichnet durch eine schwache Wechselwirkung zwischen Untergrund und Katalysator sowie ungerichtetem Wachstum von mehrwandigen CNTs (MWCNTs). Im Gegensatz dazu hat bei dem System Ta/Ni eine starke Interaktion an der Grenzfläche eine Katalysatornanopartikelbenetzung und vertikales MWCNT-Wachstum zur Folge. Für das W/Ni-System gelten ebenfalls starke Interaktionen an der Grenzfläche. Bei diesem System wird allerdings eine Stranski-Krastanov-Schichtformierung des Katalysators und eine vollständige Unterbindung von CNT-Wachstum erreicht. Bei dem System SiO2/Cr/Ni agieren Cr und Ni als Bi- Katalysatorsystem. Dies führt zu einer neuartigen Nanostruktur, die als Zwischenschicht-CNT (engl. Interlayer Carbon Nanotubes − ICNTs) Struktur definiert wird. Die Schichten sind durch eine gute Qualität von gerichteten MWCNTs charakterisiert, die aus einer geschlossenen, sehr glatten und von den CNTs getragenen Cr/Ni-Schicht herauswachsen. Darüber hinaus bietet die Struktur neue Möglichkeiten für die Integration von CNTs in verschiedene elektronische Anwendungen. Auf der Grundlage der vorgestellten Manipulationsmöglichkeiten von CNT-Wachstum wurde eine Integrationstechnologie für CNTs in Vias abgeleitet. Der Ansatz ist eine oberflächeninduzierte selektive CVD von vertikal gerichteten MWCNTs in Via-Strukturen. Diese Technologie wird mit der Herstellung von einem Via-Testvehikel und dem selektiven CNT-Wachstum in Vias auf 4 Zoll Wafern demonstriert. Um das Widerstandsproblem von CNT-Vias, verursacht durch eine zu niedrige CNT-Dichte, zu reduzieren, wird eine Technologieerweiterung vorgeschlagen. Der Ansatz geht von einer CNT/Metall-Heterostruktur aus, bei der das Metall mit Hilfe der Atomlagenabscheidung (engl. Atomic Layer Deposition − ALD) implementiert wird. Es werden erste Ergebnisse zur CNT-Beschichtung mit reduzierbaren Kupferoxidnanopartikeln vorgestellt und diskutiert.

Multi functional health monitoring wearable devices are quite prominent these days. Usually these devices are battery-operated and consequently are limited by their battery life (from few hours to a few weeks depending on the application). Of late, it was realized that these devices, which are currently being operated at fixed voltage and frequency, are capable of operating at multiple voltages and frequencies. By switching these voltages and frequencies to lower values based upon power requirements, these devices can achieve tremendous benefits in the form of energy savings. Dynamic Voltage and Frequency Scaling (DVFS) techniques have proven to be handy in this situation for an efficient trade-off between energy and timely behavior. Within imec, wearable devices make use of the indigenously developed MUSEIC v2 (Multi Sensor Integrated circuit version 2.0). This system is optimized for efficient and accurate collection, processing, and transfer of data from multiple (health) sensors. MUSEIC v2 has limited means in controlling the voltage and frequency dynamically. In this thesis we explore how traditional DVFS techniques can be applied to the MUSEIC v2. Experiments were conducted to find out the optimum power modes to efficiently operate and also to scale up-down the supply voltage and frequency. Considering the overhead caused when switching voltage and frequency, transition analysis was also done. Real-time and non real-time benchmarks were implemented based on these techniques and their performance results were obtained and analyzed. In this process, several state of the art scheduling algorithms and scaling techniques were reviewed in identifying a suitable technique. Using our proposed scaling technique implementation, we have achieved 86.95% power reduction in average, in contrast to the conventional way of the MUSEIC v2 chip’s processor operating at a fixed voltage and frequency. Techniques that include light sleep and deep sleep mode were also studied and implemented, which tested the system’s capability in accommodating Dynamic Power Management (DPM) techniques that can achieve greater benefits. A novel approach for implementing the deep sleep mechanism was also proposed and found that it can obtain up to 71.54% power savings, when compared to a traditional way of executing deep sleep mode. / Nuförtiden så har multifunktionella bärbara hälsoenheter fått en betydande roll. Dessa enheter drivs vanligtvis av batterier och är därför begränsade av batteritiden (från ett par timmar till ett par veckor beroende på tillämpningen). På senaste tiden har det framkommit att dessa enheter som används vid en fast spänning och frekvens kan användas vid flera spänningar och frekvenser. Genom att byta till lägre spänning och frekvens på grund av effektbehov så kan enheterna få enorma fördelar när det kommer till energibesparing. Dynamisk skalning av spänning och frekvens-tekniker (såkallad Dynamic Voltage and Frequency Scaling, DVFS) har visat sig vara användbara i detta sammanhang för en effektiv avvägning mellan energi och beteende. Hos Imec så använder sig bärbara enheter av den internt utvecklade MUSEIC v2 (Multi Sensor Integrated circuit version 2.0). Systemet är optimerat för effektiv och korrekt insamling, bearbetning och överföring av data från flera (hälso) sensorer. MUSEIC v2 har begränsad möjlighet att styra spänningen och frekvensen dynamiskt. I detta examensarbete undersöker vi hur traditionella DVFS-tekniker kan appliceras på MUSEIC v2. Experiment utfördes för att ta reda på de optimala effektlägena och för att effektivt kunna styra och även skala upp matningsspänningen och frekvensen. Eftersom att ”overhead” skapades vid växling av spänning och frekvens gjordes också en övergångsanalys. Realtidsoch icke-realtidskalkyler genomfördes baserat på dessa tekniker och resultaten sammanställdes och analyserades. I denna process granskades flera toppmoderna schemaläggningsalgoritmer och skalningstekniker för att hitta en lämplig teknik. Genom att använda vår föreslagna skalningsteknikimplementering har vi uppnått 86,95% effektreduktion i jämförelse med det konventionella sättet att MUSEIC v2-chipets processor arbetar med en fast spänning och frekvens. Tekniker som inkluderar lätt sömn och djupt sömnläge studerades och implementerades, vilket testade systemets förmåga att tillgodose DPM-tekniker (Dynamic Power Management) som kan uppnå ännu större fördelar. En ny metod för att genomföra den djupa sömnmekanismen föreslogs också och enligt erhållna resultat så kan den ge upp till 71,54% lägre energiförbrukning jämfört med det traditionella sättet att implementera djupt sömnläge.