The widespread adoption of photonic circuits requires the economics of volume manufacturing offered by integration technology. A Complementary Metal-Oxide Semiconductor compatible silicon material platform is particularly attractive because it leverages the huge investment that has been made in silicon electronics and its high index contrast enables tight confinement of light which decreases component footprint and energy consumption. Nevertheless, there remain challenges to the development of photonic integrated circuits. Although the density of integration is advancing steady and the integration of the principal components – waveguides, optical sources and amplifiers, modulators, and photodetectors – have all been demonstrated, the integration density is low and the device library far from complete. The integration density is low primarily because of the difficulty of confining light in structures small compared to the wavelength which measured in micrometers. The device library is incomplete because of the immaturity of hybridisation on silicon of other materials required by active devices such as III-V semiconductor alloys and ferroelectric oxides and the difficulty of controlling the coupling of light between disparate material platforms. Metamaterials are nanocomposite materials which have optical properties not readily found in Nature that are defined as much by their geometry as their constituent materials. This offers the prospect of the engineering of materials to achieve integrated components with enhanced functionality. Metamaterials are a class of photonic crystals includes subwavelength grating waveguides, which have already provided breakthroughs in component performance yet require a simpler fabrication process compatible with current minimum feature size limitations. The research reported in this PhD thesis advances our understanding of the structure-property relations of key planar light circuit components and the metamaterial engineering of these properties. The analysis and simulation of components featuring structures that are only just subwavelength is complicated and consumes large computer resources especially when a three dimensional analysis of components structured over a scale larger than the wavelength is desired. This obstructs the iterative design-simulate cycle. An abstraction is required that summarises the properties of the metamaterial pertinent to the larger scale while neglecting the microscopic detail. That abstraction is known as homogenisation. It is possible to extend homogenisation from the long-wavelength limit up to the Bragg resonance (band edge). It is found that a metamaterial waveguide is accurately modeled as a continuous medium waveguide provided proper account is taken of the emergent properties of the homogenised metamaterial. A homogenised subwavelength grating waveguide structure behaves as a strongly anisotropic and spatially dispersive material with a c-axis normal to the layers of a one dimensional multi-layer structure (Kronig-Penney) or along the axis of uniformity for a two dimensional photonic crystal in three dimensional structure. Issues with boundary effects in the near Bragg resonance subwavelength are avoided either by ensuring the averaging is over an extensive path parallel to boundary or the sharp boundary is removed by graded structures. A procedure is described that enables the local homogenised index of a graded structure to be determined. These finding are confirmed by simulations and experiments on test circuits composed of Mach-Zehnder interferometers and individual components composed of regular nanostructured waveguide segments with different lengths and widths; and graded adiabatic waveguide tapers. The test chip included Lüneburg micro-lenses, which have application to Fourier optics on a chip. The measured loss of each lens is 0.72 dB. Photonic integrated circuits featuring a network of waveguides, modulators and couplers are important to applications in RF photonics, optical communications and quantum optics. Modal phase error is one of the significant limitations to the scaling of multimode interference coupler port dimension. Multimode interference couplers rely on the Talbot effect and offer the best in-class performance. Anisotropy helps reduce the Talbot length but temporal and spatial dispersion is necessary to control the modal phase error and wavelength dependence of the Talbot length. The Talbot effect in a Kronig-Penny metamaterial is analysed. It is shown that the metamaterial may be engineered to provide a close approximation to the parabolic dispersion relation required by the Talbot effect for perfect imaging. These findings are then applied to the multimode region and access waveguide tapers of a multi-slotted waveguide multimode interference coupler with slots either in the transverse direction or longitudinal direction. A novel polarisation beam splitter exploiting the anisotropy provided by a longitudinally slotted structure is demonstrated by simulation. The thesis describes the design, verification by simulation and layout of a photonic integrated circuit containing metamaterial waveguide test structures. The test and measurement of the fabricated chip and the analysis of the data is described in detail. The experimental results show good agreement with the theory, with the expected errors due to fabrication process limitations. From the Scanning Electron Microscope images and the measurements, it is clear that at the boundary of the minimum feature size limit, the error increases but still the devices can function.

Zur Verbesserung der Störsicherheit bei der digitalen Signalübertragung wird eine Hysterese in die Übertragungskennlinie des Gatters eingefügt. Der Einfluss der Höhe der beiden Schwellwerte auf die Anzahl der auftretenden Fehler wird mittels eines Rechnerprogrammes untersucht. Ein Zufallsgenerator erzeugt Signale in verschiedenen Höhen und Breiten, die sich den ungestörten Signalen überlagern. Es erfolgt eine Umsetzung einer integrierten Schaltung auf einem TTL Master. Die Schaltung wird mittels eines eigens entwickelten Netzwerkanalyseprgrammes berechnet. Messergebnisse werden mitgeteilt. / To enhance the noise immunity of digital signal transmission, a hysteresis is introduced to the transfer characteristic of integrated digital circuit. The influence of height of the two threshold values to the number of occurring errors is examined by a computer program. A random number generator generates signals of different heights and widths, which are superimposed on the undisturbed signals. There is an implementation of an integrated circuit on a TTL master. The DC performane is calculated by means of a specially developed circuit analysis program. Measurement results are presented.

No description available.

Machine learning is rapidly being integrated into all areas of society, however, that puts a lot of pressure on resource costraint hardware such as embedded systems. The company Ericsson is gradually integrating machine learning based on neural networks, so-called deep learning, into their radio products. One promising product is their vectorized Digital Signal Processor (DSP) that are based upon the machine learning suitable Single Instruction, Multiple Data (SIMD) paradigm and Very Long Instruction Word (VLIW) architecture. However, despite the suitability of the SIMD paradigm, the embedded system needs to efficiently execute a computation-intensive deep learning algorithm with proper use of its limited resources. Therefore commonly used methods of implementing each layer of the computation-intensive Convolutional Neural Network (CNN), a type of Deep Neural Network (DNN), have been used and evaluated its implementation on the hardware and to assess the vectorized DSP’s deep learning suitability and capabilities. Despite the suitability of the hardware, the implementation utilized less than half of the available resources at all times during the execution. The main limitations were identified to be the limited 16-bit element instructions. To enhance the performance and improve the utilization of the available resources, easy-to-implement hardware instructions have been suggested. This work has made the first steps of implementing an efficiently performing CNN implementation on the examined vectorized DSP. / Integreringen av maskininlärning in i alla samhällsområden sker idag i rusande fart, men det sätter stor press på begränsad hårdvara som inbyggda system. Företaget Ericsson integrerar successivt maskininlärning baserad på neurala nätverk, så kallad djupinlärning, i sina radioprodukter. En lovande produkt är deras vektoriserade DSP som är baserade på maskininlärningspasset SIMD-paradigm och VLIW-arkitektur. Men trots lämpligheten av SIMD-paradigmet, är den största utmaningen att utnyttja de begränsade resurserna i inbyggda systemet för att effektivt exekvera en beräkningsintensiv djupinlärningsalgoritm. Därför har vanligt använda metoder för att implementera varje lager av den beräkningsintensiva CNN, en typ av DNN, använts och utvärderats på hårdvaran för att bedöma den vektoriserade DSP:s djupinlärningslämplighet samt förmågor. Trots hårdvarans lämplighet använde alla implementeringar mindre än hälften av de tillgängliga resurserna vid alla tidpunkter under exekveringen. De huvudsakliga begränsningarna identifierades vara den begränsade tillgången på 16-bitars element instruktioner. För att förbättra prestandan för ett närmare fullt utnyttjande av tillgängliga resurser har hårdvaruinstruktioner som är enkla att implementera föreslagits. Detta arbete har tagit de första stegen för att implementera ett effektivt förformande CNN på den undersökta vekotriserade DSP.

Les études qui seront présentées dans le cadre de cette thèse portent sur le développement et l’optimisation des techniques pour la modélisation compacte des transistors bipolaires à hétérojonction (TBH). Ce type de modélisation est à la base du développement des bibliothèques de composants qu’utilisent les concepteurs lors de la phase de simulation des circuits intégrés. Le but d’une technologie BiCMOS est de pouvoir combiner deux procédés technologiques différents sur une seule et même puce. En plus de limiter le nombre de composants externes, cela permet également une meilleure gestion de la consommation dans les différents blocs digitaux, analogiques et RF. Les applications dites rapides peuvent ainsi profiter du meilleur des composants bipolaires et des transistors CMOS. Le défi est d’autant plus critique dans le cas des applications analogiques/RF puisqu’il est nécessaire de diminuer la puissance consommée tout en maintenant des fréquences de fonctionnement des transistors très élevées. Disposer de modèles compacts précis des transistors utilisés est donc primordial lors de la conception des circuits utilisés pour les applications analogiques et mixtes. Cette précision implique une étude sur un large domaine de tensions d’utilisation et de températures de fonctionnement. De plus, en allant vers des nœuds technologiques de plus en plus avancés, des nouveaux effets physiques se manifestent et doivent être pris en compte dans les équations du modèle. Les règles d’échelle des technologies plus matures doivent ainsi être réexaminées en se basant sur la physique du dispositif. Cette thèse a pour but d’évaluer la faisabilité d’une offre de modèle compact dédiée à la technologie avancée SiGe TBH de chez ST Microelectronics. Le modèle du transistor bipolaire SiGe TBH est présenté en se basant sur le modèle compact récent HICUMversion L2.3x. Grâce aux lois d’échelle introduites et basées sur le dessin même des dimensions du transistor, une simulation précise du comportement électrique et thermique a pu être démontrée.Ceci a été rendu possible grâce à l’utilisation et à l’amélioration des routines et méthodes d’extraction des paramètres du modèle. C’est particulièrement le cas pour la détermination des éléments parasites extrinsèques (résistances et capacités) ainsi que celle du transistor intrinsèque. Finalement, les différentes étapes d’extraction et les méthodes sont présentées, et ont été vérifiées par l’extraction de bibliothèques SPICE sur le TBH NPN Haute-Vitesse de la technologie BiCMOS avancée du noeud 55nm, avec des fréquences de fonctionnement atteignant 320/370GHz de fT = fmax. / The aim of BiCMOS technology is to combine two different process technologies intoa single chip, reducing the number of external components and optimizing power consumptionfor RF, analog and digital parts in one single package. Given the respectivestrengths of HBT and CMOS devices, especially high speed applications benefit fromadvanced BiCMOS processes, that integrate two different technologies.For analog mixed-signal RF and microwave circuitry, the push towards lower powerand higher speed imposes requirements and presents challenges not faced by digitalcircuit designs. Accurate compact device models, predicting device behaviour undera variety of bias as well as ambient temperatures, are crucial for the development oflarge scale circuits and create advanced designs with first-pass success.As technology advances, these models have to cover an increasing number of physicaleffects and model equations have to be continuously re-evaluated and adapted. Likewiseprocess scaling has to be verified and reflected by scaling laws, which are closelyrelated to device physics.This thesis examines the suitability of the model formulation for applicability to production-ready SiGe HBT processes. A derivation of the most recent model formulationimplemented in HICUM version L2.3x, is followed by simulation studies, whichconfirm their agreement with electrical characteristics of high-speed devices. Thefundamental geometry scaling laws, as implemented in the custom-developed modellibrary, are described in detail with a strong link to the specific device architecture.In order to correctly determine the respective model parameters, newly developed andexisting extraction routines have been exercised with recent HBT technology generationsand benchmarked by means of numerical device simulation, where applicable.Especially the extraction of extrinsic elements such as series resistances and parasiticcapacitances were improved along with the substrate network.The extraction steps and methods required to obtain a fully scalable model library wereexercised and presented using measured data from a recent industry-leading 55nmSiGe BiCMOS process, reaching switching speeds in excess of 300GHz. Finally theextracted model card was verified for the respective technology.

Since there is a continuous shrinking of feature sizes in ultra-large scale integrated (ULSI) circuits, requirements on materials and technology are going to rise dramatically in the near future. In particular, at the interconnect system this calls for new concepts and materials. Therefore, carbon nanotubes (CNTs) are considered as a promising material to replace partly or entirely metal interconnects in such devices. The present thesis aims to make a contribution to the CNT growth control with the thermal chemical vapor deposition (CVD) method and the integration of CNTs as vertical interconnects (vias) in ULSI circuits. Different support/catalyst systems are examined in processes for catalyst pretreatment and CNT growth. The investigations focus on the catalyst formation and the interactions at the interfaces. Those effects are related to the CNT growth. To get an insight into interactions at interfaces, film structure, composition, and CNT growth characteristics, samples are extensively characterized by techniques like AFM, SEM, TEM, XRD, XPS, and Raman spectroscopy. Screening studies on nanoparticle formation and CNT growth with the well known system SiO2/Ni are presented. This system is characterized by a weak support/catalyst interaction, which leads to undirected growth of multi-walled CNTs (MWCNTs). By contrast, at the Ta/Ni system a strong interaction causes a wetting of catalyst nanoparticles and vertically aligned MWCNT growth. At the system W/Ni a strong interaction at the interface is found as well, but there it induces Stranski-Krastanov catalyst film reformation upon pretreatment and complete CNT growth inhibition. Studies on the SiO2/Cr/Ni system reveal that Cr and Ni act as a bi-catalyst system, which leads to a novel nanostructure defined as interlayer CNT (ICNT) structure. The ICNT films are characterized by well crystallized vertically aligned MWCNTs, which grow out a Cr/Ni layer lifted off as a continuous and very smooth layer from the substrate with the growth. Besides, this nanostructure offers new possibilities for the integration of CNTs in different electronic applications. Based on the presented possibilities of manipulating CNT growth, an integration technology was derived to fabricate CNT vias. The technology uses a surface mediated site-selective CVD for the growth of MWCNTs in via structures. Developments are demonstrated with the fabrication of via test vehicles and the site-selective growth of MWCNTs in vias on 4 inch wafers. Furthermore, the known resistance problem of CNT vias, caused by too low CNT density, is addressed by a new approach. A CNT/metal heterostructure is considered, where the metal is implemented through atomic layer deposition (ALD). The first results of the coating of CNTs with readily reducible copper oxide nanoparticles are presented and discussed. / Aufgrund der kontinuierlichen Verkleinerung von Strukturen in extrem hoch integrierten (engl. Ultra-Large Scale Integration − ULSI) Schaltkreisen werden die Anforderungen an die Materialien und die Technologie in naher Zukunft dramatisch ansteigen. Besonders im Leitbahnsystem sind neue Materialien und Konzepte gefragt. Kohlenstoffnanoröhren (engl. Carbon Nanotubes − CNT) stellen hierbei ein vielversprechendes Material dar, um teilweise oder sogar vollständig metallische Leitbahnen zu ersetzen. Die vorliegende Arbeit liefert einen Beitrag zur CNT-Wachstumskontrolle mit der thermischen Gasphasenabscheidung (engl. Chemical Vapor Deposition − CVD) sowie der Integration von CNTs als vertikale Leitungsverbindungen (Via) in ULSI-Schaltkreisen. Verschiedene Untergrund/Katalysator-Systeme werden in Prozessen zur Katalysatorvorbehandlung sowie zum CNT-Wachstum betrachtet. Die Untersuchungen richten sich insbesondere auf die Katalysatorformierung und die Wechselwirkungen an den Grenzflächen. Diese werden mit dem CNT-Wachstum in Verbindung gebracht. Für Untersuchungen von Grenzflächeninteraktionen, Schichtstruktur, Zusammensetzung sowie CNT-Wachstumscharakteristik werden Analysen mit AFM, REM, TEM, XRD, XPS und Raman-Spektroskopie genutzt. Zunächst werden Voruntersuchungen an dem gut bekannten System SiO2/Ni zur Nanopartikelformierung und CNTWachstum vorgestellt. Dieses System ist gekennzeichnet durch eine schwache Wechselwirkung zwischen Untergrund und Katalysator sowie ungerichtetem Wachstum von mehrwandigen CNTs (MWCNTs). Im Gegensatz dazu hat bei dem System Ta/Ni eine starke Interaktion an der Grenzfläche eine Katalysatornanopartikelbenetzung und vertikales MWCNT-Wachstum zur Folge. Für das W/Ni-System gelten ebenfalls starke Interaktionen an der Grenzfläche. Bei diesem System wird allerdings eine Stranski-Krastanov-Schichtformierung des Katalysators und eine vollständige Unterbindung von CNT-Wachstum erreicht. Bei dem System SiO2/Cr/Ni agieren Cr und Ni als Bi- Katalysatorsystem. Dies führt zu einer neuartigen Nanostruktur, die als Zwischenschicht-CNT (engl. Interlayer Carbon Nanotubes − ICNTs) Struktur definiert wird. Die Schichten sind durch eine gute Qualität von gerichteten MWCNTs charakterisiert, die aus einer geschlossenen, sehr glatten und von den CNTs getragenen Cr/Ni-Schicht herauswachsen. Darüber hinaus bietet die Struktur neue Möglichkeiten für die Integration von CNTs in verschiedene elektronische Anwendungen. Auf der Grundlage der vorgestellten Manipulationsmöglichkeiten von CNT-Wachstum wurde eine Integrationstechnologie für CNTs in Vias abgeleitet. Der Ansatz ist eine oberflächeninduzierte selektive CVD von vertikal gerichteten MWCNTs in Via-Strukturen. Diese Technologie wird mit der Herstellung von einem Via-Testvehikel und dem selektiven CNT-Wachstum in Vias auf 4 Zoll Wafern demonstriert. Um das Widerstandsproblem von CNT-Vias, verursacht durch eine zu niedrige CNT-Dichte, zu reduzieren, wird eine Technologieerweiterung vorgeschlagen. Der Ansatz geht von einer CNT/Metall-Heterostruktur aus, bei der das Metall mit Hilfe der Atomlagenabscheidung (engl. Atomic Layer Deposition − ALD) implementiert wird. Es werden erste Ergebnisse zur CNT-Beschichtung mit reduzierbaren Kupferoxidnanopartikeln vorgestellt und diskutiert.

S pokroky v teorii počtu neceločíselného řádu a také s rozšířením inženýrských aplikací systémů neceločíselného řádu byla značná pozornost věnována analogové implementaci integrátorů a derivátorů neceločíselného řádu. Je to dáno tím, že tento mocný matematický nástroj nám umožňuje přesněji popsat a modelovat fenomén reálného světa ve srovnání s klasickými „celočíselnými“ metodami. Navíc nám jejich dodatečný stupeň volnosti umožňuje navrhovat přesnější a robustnější systémy, které by s konvenčními kondenzátory bylo nepraktické nebo nemožné realizovat. V předložené disertační práci je věnována pozornost širokému spektru problémů spojených s návrhem analogových obvodů systémů neceločíselného řádu: optimalizace rezistivně-kapacitních a rezistivně-induktivních typů prvků neceločíselného řádu, realizace aktivních kapacitorů neceločíselného řádu, analogová implementace integrátoru neceločíselného řádů, robustní návrh proporcionálně-integračního regulátoru neceločíselného řádu, výzkum různých materiálů pro výrobu kapacitorů neceločíselného řádu s ultraširokým kmitočtovým pásmem a malou fázovou chybou, možná realizace nízkofrekvenčních a vysokofrekvenčních oscilátorů neceločíselného řádu v analogové oblasti, matematická a experimentální studie kapacitorů s pevným dielektrikem neceločíselného řádu v sériových, paralelních a složených obvodech. Navrhované přístupy v této práci jsou důležitými faktory v rámci budoucích studií dynamických systémů neceločíselného řádu.

Tato disertační práce se zabývá využitím programovatelných hradlových polí (FPGA) v diagnostice měničů, využívajících spínaných IGBT tranzistorů. Je zaměřena na budiče těchto výkonových tranzistorů a jejich struktury. Přechodné jevy veličin, jako jsou IG, VGE, VCE během procesu přepínání (zapnutí, vypnutí), mohou poukazovat na degradaci IGBT. Pro měření a monitorování těchto veličin byla navržena nová architektura budiče IGBT. Rychlé měření a monitorování během přepínacího děje vyžaduje vysokou vzorkovací frekvenci. Proto jsou navrhovány paralelní vysokorychlostní AD převodníky (> 50 MSPS). Práce je zaměřena převážně na návrh zařízení s FPGA včetně hardware a software. Byla navržena nová deska plošných spojů s FPGA, která plní požadované funkce, jako je řízení IGBT pomocí vícenásobných paralelních koncových stupňů, monitorování a diagnostiku, a propojení s řídicí jednotkou měniče.

Les technologies avancées de semi-conducteur permettent de mettre en œuvre un contrôleur numérique dédié aux convertisseurs à découpage, de faible puissance et de fréquence de découpage élevée sur FPGA et ASIC. Cette thèse vise à proposer des contrôleurs numériques des performances élevées, de faible consommation énergétique et qui peuvent être implémentés facilement. En plus des contrôleurs numériques existants comme PID, RST, tri-mode et par mode de glissement, un nouveau contrôleur numérique (DDP) pour le convertisseur abaisseur de tension est proposé sur le principe de la commande prédictive: il introduit une nouvelle variable de contrôle qui est la position de la largeur d'impulsion permettant de contrôler de façon simultanée le courant dans l'inductance et la tension de sortie. La solution permet une dynamique très rapide en transitoire, aussi bien pour la variation de la charge que pour les changements de tension de référence. Les résultats expérimentaux sur FPGA vérifient les performances de ce contrôleur jusqu'à la fréquence de découpage de 4MHz. Un contrôleur numérique nécessite une modulation numérique de largeur d'impulsion (DPWM). L'approche Sigma-Delta de la DPWM est un bon candidat en ce qui concerne le compromis entre la complexité et les performances. Un guide de conception d'étage Sigma-Delta pour le DPWM est présenté. Une architecture améliorée de traditionnelles 1-1 MASH Sigma-Delta DPWM est synthétisée sans détérioration de la stabilité en boucle fermée ainsi qu'en préservant un coût raisonnable en ressources matérielles. Les résultats expérimentaux sur FPGA vérifient les performances des DPWM proposées en régimes stationnaire et transitoire. Deux ASICs sont portés en CMOS 0,35µm: le contrôleur en tri-mode pour le convertisseur abaisseur de tension et la commande par mode de glissement pour les convertisseurs abaisseur et élévateur de tension. Les bancs de test sont conçus pour conduire à un modèle d'évaluation de consommation énergétique. Pour le contrôleur en tri-mode, la consommation de puissance mesurée est seulement de 24,56mW/MHz lorsque le ratio de temps en régime de repos (stand-by) est 0,7. Les consommations de puissance de command par mode de glissement pour les convertisseurs abaisseur et élévateur de tension sont respectivement de 4,46mW/MHz et 4,79mW/MHz. En utilisant le modèle de puissance, une consommation de la puissance estimée inférieure à 1mW/MHz est envisageable dans des technologies CMOS plus avancées. Comparé aux contrôlés homologues analogiques de l'état de l'art, les prototypes ASICs illustrent la possibilité d'atteindre un rendement comparable pour les applications de faible et de moyen puissance mais avec l'avantage d'une meilleure précision et une meilleure flexibilité. / Owing to the development of modern semiconductor technology, it is possible to implement a digital controller for low-power high switching frequency DC-DC power converter in FPGA and ASIC. This thesis is intended to propose digital controllers with high performance, low power consumption and simple implementation architecture. Besides existing digital control-laws, such as PID, RST, tri-mode and sliding-mode (SM), a novel digital control-law, direct control with dual-state-variable prediction (DDP control), for the buck converter is proposed based on the principle of predictive control. Compared to traditional current-mode predictive control, the predictions of the inductor current and the output voltage are performed at the same time by adding a control variable to the DPWM signal. DDP control exhibits very high dynamic transient performances under both load variations and reference changes. Experimental results in FPGA verify the performances at switching frequency up to 4MHz. For the boost converter exhibiting more serious nonlinearity, linear PID and nonlinear SM controllers are designed and implemented in FPGA to verify the performances. A digital control requires a DPWM. Sigma-Delta DPWM is therefore a good candidate regarding the implementation complexity and performances. An idle-tone free condition for Sigma-Delta DPWM is considered to reduce the inherent tone-noise under DC-excitation compared to the classic approach. A guideline for Sigma-Delta DPWM helps to satisfy proposed condition. In addition, an 1-1 MASH Sigma-Delta DPWM with a feasible dither generation module is proposed to further restrain the idle-tone effect without deteriorating the closed-loop stability as well as to preserve a reasonable cost in hardware resources. The FPGA-based experimental results verify the performances of proposed DPWM in steady-state and transient-state. Two ASICs in 0.35µm CMOS process are implemented including the tri-mode controller for buck converter and the PID and SM controllers for the buck and boost converters respectively. The lab-scale tests are designed to lead to a power assessment model suggesting feasible applications. For the tri-mode controller, the measured power consumption is only 24.56mW/MHz when the time ratio of stand-by operation mode is 0.7. As specific power optimization strategies in RTL and system-level are applied to the latter chip, the measured power consumptions of the SM controllers for buck converter and boost converter are 4.46mW/MHz and 4.79mW/MHz respectively. The power consumption is foreseen as less than 1mW/MHz when the process scales down to nanometer technologies based on the power-scaling model. Compared to the state-of-the-art analog counterpart, the prototype ICs are proven to achieve comparable or even higher power efficiency for low-to-medium power applications with the benefit of better accuracy and better flexibility.

Η πληθώρα των εφαρμογών που μπορεί να εξυπηρετήσει η τεχνολογία Υπερευρείας Ζώνης (UWB), από τα ασύρματα προσωπικά δίκτυα υψηλών ταχυτήτων, μέχρι τα ασύρματα δίκτυα αισθητήρων με δυνατότητες ακριβούς εντοπισμού θέσης, και τα ασύρματα δίκτυα ιατρικών αισθητήρων, έχει προκαλέσει έντονο ερευνητικό ενδιαφέρον γύρω από τις υλοποιήσεις UWB συστημάτων. Η ασυνήθιστα μεγάλη περιοχή συχνοτήτων που έχει ανατεθεί στο UWB, από τα 3.1-10.6 GHz, επιτρέπει την επίτευξη υψηλών ταχυτήτων με απλά σχήματα διαμόρφωσης, ωστόσο, λόγω της διαμοίρασης του φάσματος με τις υφιστάμενες τεχνολογίες ασύρματης δικτύωσης, οι UWB εκπομπές πρέπει να περιορίζονται σε ισχύ κάτω από το κατώφλι των -41.3 dBm/MHz, ικανοποιώντας πολύ αυστηρές μάσκες εκπομπής που εισάγουν έντονες προκλήσεις στη σχεδίαση των πομπών. Η υλοποίηση αναδιατάξιμων UWB πομπών σε σύγχρονες CMOS τεχνολογίες, με υψηλή φασματική ευελιξία, ταχύτητα και ποιότητα διαμόρφωσης, καθώς και με χαμηλή κατανάλωση, αποτέλεσε το αντικείμενο της συγκεκριμένης διατριβής. Υιοθετώντας την αρχιτεκτονική Multi-Band Impulse-Radio (MB-IR) σε συνδυασμό με την τεχνική Direct Sequence BPSK, η έρευνα προσανατολίστηκε προς την ανάπτυξη καινοτόμων μονάδων βασικής ζώνης, με στόχο την ενεργειακά αποδοτική αντιστροφή Γκαουσιανών μορφοποιημένων παλμών υψηλής ποιότητας φάσματος και διάρκειας μικρότερης ακόμα και από 1 nsec. Προς αυτή την κατεύθυνση, αναπτύχθηκε μια καινοτόμα γεννήτρια Γκαουσιανών παλμών με πολύ χαμηλούς πλευρικούς λοβούς στο φάσμα, τυπικά κάτω από -40 dB, ώστε να υποστηρίζονται οι αυστηρότερες μάσκες εκπομπής ή και μελλοντικές. Η σχεδίασης της προτεινόμενης γεννήτριας είχε ως κριτήριο την ευέλικτη ρύθμιση της διάρκειας των παραγόμενων παλμών, και αξιοποίησε τη χαρακτηριστική μεταφοράς τάσης ενός ωμικά φορτωμένου, ασύμμετρου CMOS αντιστροφέα. Η γεννήτρια βασίζεται κυρίως σε ψηφιακά κυκλώματα πολύ χαμηλής τάσης και, σε σύγκριση με τις υφιστάμενες υλοποιήσεις, παρουσιάζει σημαντικό προβάδισμα στον τομέα της ταχύτητας, καθώς και στο πλάτος εξόδου, η μεγάλη τιμή του οποίου χαλαρώνει σημαντικά τη σχεδίαση του RF front end. Η γεννήτρια μελετήθηκε διεξοδικά, διεξήχθη ανάλυση κλιμάκωσης, έγινε εξαγωγή σχεδιαστικών εξισώσεων και αναπτύχθηκαν εργαλεία λογισμικού για την αυτοματοποιημένη σχεδίασή της. Για περαιτέρω αύξηση της ταχύτητας των παλμικών σημάτων εφαρμόσθηκε ειδική σχεδίαση, η οποία αντιπραγματεύεται την ταχύτητα με το επίπεδο των λοβών του φάσματος. Για την αποδοτική BSPK διαμόρφωση των Γκαουσιανών παλμών αναπτύχθηκε ειδική τοπολογία “Μεταγωγής Σήματος Πυροδότησης Πλήρους Ισορροπίας με Up-Conversion”. Η τοπολογία αυτή, σε αντίθεση με τις ανταγωνιστικές τοπολογίες, αποφεύγει την αντιστροφή του παλμού με αναλογικά κυκλώματα υψηλής κατανάλωσης, αλλά και την αναλογική μεταγωγή, καθώς η διαμόρφωση λαμβάνει χώρα πριν από την παραγωγή των παλμών. Παράλληλα, επιτυγχάνονται υψηλοί ρυθμοί, καθώς και υψηλή ποιότητα διαμόρφωσης λόγω των ισορροπημένων μονοπατιών της τοπολογίας. Η γεννήτρια μαζί με το διαμορφωτή αποτελούν τις καινοτόμες παρεμβάσεις στη μονάδα Βασικής Ζώνης του προτεινόμενου πομπού. Για την ολοκλήρωση της λειτουργικότητας του πομπού, αναπτύχθηκε ένα RF front end, το οποίο αποτελείται από έναν διπλά ισορροπημένο μίκτη, έναν LO buffer, ένα μετατροπέα διαφορικού σήματος σε απλό, και έναν ενισχυτή ισχύος, ο οποίος είναι προσαρμοσμένος στα 50 Ohms, χωρίς να απαιτεί κανένα εξωτερικό στοιχείο. Το RF front end ολοκληρώθηκε μαζί με τη μονάδα βασικής ζώνης, και ο ολοκληρωμένος πομπός κατασκευάστηκε σε τεχνολογία CMOS 130 nm. Το ολοκληρωμένο προσαρτήθηκε στην RF πλακέτα συστήματος με την τεχνική Chip on Board. Για την επιτυχία του συστήματος με την πρώτη προσπάθεια έγινε συσχεδίαση σε επίπεδο IC-Package-PCB, δίνοντας ιδιαίτερη έμφαση στα ζητήματα Signal/Power Integrity. Ο πομπός παρουσίασε την υψηλότερη ταχύτητα από τις ανταγωνιστικές MB-IR UWB υλοποιήσεις, ίση με 1.5 Gbps, με αντίστοιχη ενεργειακή αποδοτικότητα 21 pJoule/bit και μέτρο διανυσματικού σφάλματος 5.5%. Ο πομπός βελτίωσε τους πλευρικούς λοβούς στο φάσμα περισσότερο από 10 dB, ενώ η διατριβή, εκμεταλλευόμενη την αναδιαταξιμότητα του πομπού, παρουσιάζει, επιπλέον, τις πρώτες μετρήσεις σε ταχύτητες εκατοντάδων Mbps για ικανοποίηση της χαμηλής ζώνης της πρόσφατα θεσμοθετημένης, και εξαιρετικά αυστηρής, ευρωπαϊκής μάσκας εκπομπής. / The multitude of applications that Ultra-Wideband (UWB) technology can serve, from high-speed Wireless Personal Area Networks, to Wireless Sensor Networks with precision Geolocation abilities, and Wireless Medical Networks, has attracted intense research interest in the implementation of UWB systems. The unusually wide range of frequencies assigned to UWB, from 3.1-10.6 GHz, allows UWB systems employing low order modulation schemes to enjoy high throughput at low power consumption. However, since UWB shares the spectrum with existing wireless networking technologies, UWB emissions must be limited to a power spectral density below the threshold of -41.3 dBm/MHz, satisfying very stringent emission masks and introducing great challenges in the design of UWB transmitters. The subject of this thesis is the design of low power, fully integrated, reconfigurable CMOS UWB transmitters, with high spectral flexibility, high speed and high modulation quality. Adopting the Multi-Band Impulse-Radio architecture, in conjunction with the Direct Sequence BPSK modulation, the research focused on the development of a baseband unit, able to precisely invert Gaussian shaped, subnanosecond pulses. The key contributions of this thesis are a CMOS Gaussian Pulse Generator and a BSPK modulation topology, which jointly constitute the proposed baseband unit. The Pulse Generator (PG) is based on non-linear shaping, so as to facilitate the configurability of the output pulse duration, and exploits the voltage transfer characteristic of a Resistive Loaded Asymmetrical CMOS Inverter, which results in spectral sidelobes typically better than -40 dB. The PG incorporates mostly-digital low voltage circuits, while the MOSFET devices that undertake the pulse shaping avoid exclusive operation in weak inversion, in contrast to previous implementations. Consequently, the proposed CMOS PG is able to support higher throughput, as well as higher output amplitude, which relaxes considerably the design of the RF front end. This thesis presents a systematic design procedure and a scaling analysis of the non-linear pulse shaper. Moreover, in order to further increase the speed, a special PRF boost technique is proposed, which trades off speed and spectral efficiency for the spectral sidelobes level. Regarding the BPSK modulator, this work introduces the “Trigger Switching Fully Balanced Up-Conversion” topology, which avoids the use of power-hungry and distortion-prone analog circuits for the accurate inversion of the subnanosecond shaped pulses, as well as avoids the application of analog waveform switching to the baseband pulses, since the baseband modulation takes place before the generation of the pulses. The digital nature of the switching lends itself to high data rates, while the balanced paths of the topology ensure high modulation quality with minimal design effort. Wafer probing measurements confirmed the high performance of the baseband unit. The functionality of the transmitter was completed by the development of an RF front end which consists of a double balanced mixer, an LO buffer, a differential to single-ended (DtoSE) converter, and a power amplifier which is ready to drive a 50 Ohms load without requiring any off-chip components. The integrated transmitter, which incorporates the proposed baseband unit and the RF front end, was fabricated in 130 nm CMOS technology. The transmitter RFIC was directly attached to the system RF PCB using the Chip-on-Board packaging option. The First-Pass success of the system was ensured by paying particular attention to Signal/Power Integrity issues and following an IC-Package-PCB co-design procedure. The transmitter was measured up to 1.5 Gbps, which, to the author’s knowledge, was the highest speed amongst the competitive Multi-Band Impulse-Radio UWB implementations in the literature. The corresponding energy efficiency was 21 pJoule/bit and the Error Vector Magnitude (EVM) 5.5%, while the proposed transmitter improved the spectral sidelobes by over 10 dB. Exploiting the reconfigurability of the transmitter, this thesis presents the first measurements at multi-Mbps speeds that completely meet the final version of the European spectrum emission mask.