Made available in DSpace on 2015-09-17T15:26:38Z (GMT). No. of bitstreams: 0 Previous issue date: 2015-06-16. Added 1 bitstream(s) on 2015-09-17T15:45:24Z : No. of bitstreams: 1 000846541.pdf: 17370024 bytes, checksum: 9ed1e29f49181dc8fe384db35c4fd1e4 (MD5) / Esta tese de doutorado se baseia na necessidade atual e tendência mundial da busca por tornar mais inteligentes os sistemas de distribuição de energia elétrica, por isso, o objetivo geral deste trabalho é desenvolver uma Arquitetura de Simulação em Tempo Real e Controle (ASTR&C) para alimentadores elétricos de distribuição, com o intuito de analisar a qualidade da energia e melhorar as ações de controle nos sistemas de distribuição, procurando assim aumentar a confiabilidade e sustentabilidade do sistema de potência. A ASTR&C utiliza uma plataforma VHDL-AMS como interface gráfica do usuário (Graphical user interface - GUI) para desenvolver a simulação do sistema elétrico e a linguagem VHDL (Very High Speed Integrated Circuit Description Language) para o desenvolvimento do sistema de gerenciamento e controle da rede de distribuição (Distribution Management System and Control - DMS&C), através de um dispositivo FPGA (Field Programmable Gate Array). Ambas as linguagens de descrição de hardware VHDL e VHDL-AMS (VHDL analog and mixed-signal), juntamente com as informações do sistema elétrico de distribuição, tornam possível a simulação em tempo real e controle de alimentadores de distribuição de energia elétrica. A GUI na plataforma VHDL-AMS, além de executar a simulação do sistema elétrico de distribuição, envolve dois processos: 1) Importação de todos os parâmetros do sistema de distribuição real, a partir de um arquivo de texto, possibilitando a alteração de quaisquer dados deste alimentador de distribuição em ambiente VHDL-AMS e 2) Envio dos dados de controle necessários para o dispositivo FPGA. O DMS&C desenvolvido está focado no gerenciamento do perfil de tensão do alimentador admitido como estudo de caso, realizado através de um dispositivo FPGA, o qual dispõe como prioridade o controle do regulador de tensão do sistema de distribuição, com base na comutação de TAP do mesmo. Neste... / This doctoral thesis is based on current need and global trend in the search for making smarter electric power distribution systems. For this reason, the objective of this work is to develop a Real-Time Simulation and Control (RTSC) architecture of electrical distribution feeders, in order to analyze power quality and improve the control actions in distribution systems, to increase power system reliability, and sustainability. The RTSC architecture uses VHDL-AMS platform as graphical user interface (GUI) to develop the simulation of the electrical system and VHDL (Very High Speed Integrated Circuit Description Language) language for developing the Distribution Management System and Control (DMS&C) through a FPGA device. Both VHDL and VHDL-AMS (VHDL analog and mixed-signal) hardware description languages along with electric distribution system information make possible the real-time simulation and control for electrical distribution feeders. The GUI in VHDL-AMS platform, which, besides running the simulation of the electrical distribution system, involves two processes: 1) Import of all parameters of the distribution system from a text file, making it possible to change any data of this distribution feeder into a VHDL-AMS environment, and 2) Sending necessary control data to the FPGA device. The developed DMS&C is focused on voltage profile management of admitted feeder as a case study, performed through a FPGA device, which provides as priority control of the distribution system voltage regulator, based on the voltage regulator TAP switching. In this context, DMS&C was developed to propose feeder voltage level regulation actions to the distribution system real controller, considering the real feeder characteristics, with concentrated loads and network reduction, for constituting the case study of this thesis. It stands out as the main contribution of this thesis work, the presentation of a novel real-time simulation and control ...

Made available in DSpace on 2014-06-11T19:22:35Z (GMT). No. of bitstreams: 0 Previous issue date: 2007-02-22Bitstream added on 2014-06-13T19:08:13Z : No. of bitstreams: 1 dias_gl_me_ilha.pdf: 1512537 bytes, checksum: d4d0e5ee3964bcbc96c83e3996d96313 (MD5) / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / Neste trabalho apresentam-se quatro ferramentas de síntese digital, capazes de converter máquinas de estados finitos modeladas em rede de Petri para uma descrição VHDL correspondente à maquina modelada. As máquinas de estados finitos nos modelos de Mealy ou Moore são representadas em rede de Petri Lugar/Transição através de duas metodologias de modelagem desenvolvidas. Uma das metodologias modela apenas máquinas do tipo Mealy, enquanto que a outra modela máquinas de Mealy e Moore. As metodologias e o tipo de tradução da rede de Petri que se deseja obter são fatores essenciais para definir as ferramentas que serão utilizadas. Duas das ferramentas desenvolvidas traduzem o modelo da rede de Petri em uma tabela de transição de estados e as outras duas ferramentas traduzem o modelo da rede de Petri em uma descrição comportamental na linguagem VHDL. Dependendo da ferramenta utilizada é necessário integrar outras ferramentas de síntese, desenvolvidas em trabalhos anteriores, no processo de tradução da rede de Petri para VHDL. A aplicabilidade das ferramentas e metodologias desenvolvidas foi concluída através de simulações dos códigos VHDL obtidos. / In this work we present four digital synthesis tools capable of converting finite state machines modeled in Petri nets into a corresponding VHDL description. Mealy or Moore finite state machine models are represented in Place/Transition Petri nets through two possible methodologies, developed during this work. With one of the methodologies only Mealy machines can be modeled, while the with other both Mealy and Moore type machines can be dealt with. The methodologies and the kind of Petri net translation one desires to obtain are essential factors to determine the tools to be used. Two among the tools we developed translate a Petri net description into a state transition table, while the other two translate the Petri net description into a VHDL behavioral one. Depending on which of them is used it is also necessary to use some other synthesis tools developed by members of our research group. The adequacy of the developed methodologies an tools to the synthesis process has been verified through the simulation of the VHDL codes generated by our tools.

Orientador: Furio Damiani / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-23T02:06:11Z (GMT). No. of bitstreams: 1 Viana_FabioLuiz_M.pdf: 4001260 bytes, checksum: d3ce61520a6caf8853d68ea4c2a98519 (MD5) Previous issue date: 1997 / Resumo: Este trabalho apresenta o estudo e a análise de uma metodologia de projeto de circuitos somadores digitais, obtidos por síntese automática, em dois ambientes de Electronic Design Automation (EDA), a partir de suas especificações na linguagem de descrição de hardware VHDL. Faz-se uma breve explanação das noções básicas relacionadas ao desenvolvimento da metodologia, dando uma introdução à linguagem VHDL e aos conceitos envolvidos no processo de síntese das descrições VHDL em ambientes automatizados. Também, são apresentados os principais algoritmos de soma digital e uma relação dos diferentes modos de descrição dos mesmos em VHDL. Por fim, são comentados os resultados obtidos na síntese e simulação destes componentes aritméticos nos ambiente de EDA utilizados / Abstract: This work presents the study and analysis of a digital adder circuits design methodology, using automatic synthesis in two environment of Electronic Design Automation (EDA), starting from its specifications in the hardware description language VHDL. An introduction to VHDL and on the synthesis process in EDA environments is given. The various VHDL description styles as well as the main digital addition algorithms are shown. Finally we comment on the results obtained in the synthesis and simulation of these arithmetic components in the EDA environments used. / Mestrado / Mestre em Engenharia Elétrica

Orientadores: Sandro Rigo, Guido Costa Souza de Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-13T11:44:55Z (GMT). No. of bitstreams: 1 Costa_RichardMaciel_M.pdf: 4274440 bytes, checksum: 4094fea059358a9a5eb39c56aa5f1f3c (MD5) Previous issue date: 2008 / Resumo: Em um passado recente os sistemas eram constituídos de partes discretas tais como microprocessadores, memórias e Application Specific Integrated Circuits (ASICs). Essa separação clara e simples tornava possível a especificação ser feita por uns poucos projetistas utilizando uma abordagem top-down: a partir de um modelo comportamental ou Register-Transfer Level (descritos em VHDL, por exemplo), progressivamente refinando o modelo ate o nível Transistor-to-Transistor. Entretanto, o avanço contínuo do processo de miniaturização de transistores possibilitou a criação de sistemas completos integrados em um único chip (também chamados de System-on-chip). Dado que esses sistemas s~ao tipicamente constituídos por diversos componentes complexos, um nível mais alto de abstração - o de sistema - foi criado, juntamente com suas linguagens associadas (como a linguagem SystemC), para facilitar o trabalho dos projetistas. As linguagens utilizadas para modelar no nível de sistema são diferentes das linguagens utilizadas para modelar nos níveis comportamental e Register-Transfer. Assim, surge o problema de como co-verificar componentes descritos em diferentes níveis de abstração; característica desejável para projetos de grande porte, já que fornece uma garantia de interoperabilidade entre os componentes no sistema final. Este trabalho, então, apresenta uma metodologia para resolver o problema de co-simulação entre a linguagem de descrição de hardware VHDL e a linguagem de descrição de sistema SystemC através do uso da Verilog Procedural Interface (VPI). Alem da metodologia em si, descreve-se o trabalho no sentido de criar um arcabouço para validar a metodologia e testes comparativos entre a implementação feita e uma ferramenta comercial popular. / Abstract: In a recent past, systems were mostly constituted by well-separated parts such as microprocessors, memories and Application Specific Integrated Circuits (ASICs). That simple and clear organization allowed entire systems to be designed by only a few designers through a top-down approach: from the behavioral or register transfer model (using VHDL, for instance) advancing to the transistor-to-transistor level. However, the continuous advance of the process of shrinking transistors made it possible to create entire systems integrated in a single die (called System-on-chip). Because these systems are usually constituted by many complex components, a higher abstraction level - the system level - was created, together with the associated languages, to ease the work of the designers. The languages used to model on the system level are diferent from the languages used to model on the behavioral and register-transfer levels. Therefore, the problem of how to co-verify components written in diferent abstraction levels arises; this co-verification is desirable for big projects, since it provides a way to check if the components of the target system are working together. This project presents a methodology to solve the co-simulation problem between the hardware description language VHDL and the system description languagem SystemC through the use of the Verilog Procedural Interface (VPI). We describe the methodology and also describe the framework used to validate the methodology and comparative tests between this framework and a well-known comercial tool. / Mestrado / Arquitetura de Computadores / Mestre em Ciência da Computação

Orientador: Euripedes Guilherme de Oliveira Nobrega / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecanica / Made available in DSpace on 2018-08-15T01:47:19Z (GMT). No. of bitstreams: 1 Oliveira_AlexandreTomazati_M.pdf: 3226409 bytes, checksum: 06c44b66428a69ae6b8214fd07432ae6 (MD5) Previous issue date: 2009 / Resumo: O eletrocardiograma (ECG) é uma ferramenta utilizada para o diagnóstico de cardiopatias e outras doenças. Este trabalho tem como objetivo a detecção do complexo QRS, com foco na onda R, que representa a contração dos ventrículos. Para isso, são apresentadas duas técnicas de processamento do sinal de ECG. A primeira utiliza o algoritmo proposto por Pan & Tompkins que consiste em um banco de filtros digitais. A segunda faz uso da transformada wavelet discreta, que permite a localização de características de sinais tanto no tempo quanto na frequência. É apresentado um comparativo da eficácia dos dois algoritmos com base na sua implementação através de FPGA, utilizando dois métodos, o processamento serial em microcontrolador programado em C e o paralelo inteiramente em VHDL, com o intuito de comparar os tempos de processamento. Os resultados sugerem que trabalhos futuros poderão ser baseados na investigação de outras famílias wavelets para a detecção do complexo QRS em sinais de ECG, bem como explorar outros métodos de implementação de filtros em FPGA. / Abstract: The electrocardiogram (ECG) is a tool used for diagnosis of diseases related to the heart. This work has the purpose of detecting QRS complex, focusing on the R wave, which represents the ventricles'contraction. It is presented two techniques of processing ECG signals. The first uses Pan & Tompkins algorithm based on digital filtering. The second uses the discrete wavelet transform, which represents the characteristics of the signal simultaneously in time and frequency. It is presented a comparison of the efficacy of both algorithms, which are implemented in FPGA, using serial processing based on a C programmed microcontroller, and parallel processing entirely in VHDL, with the purpose of comparing the time of processing. The results suggest that future work can be based on the investigation of other wavelets family for detecting QRS complex in ECG signals and other methods of implementing filters in FPGA. / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-24T11:31:26Z (GMT). No. of bitstreams: 1 PolarSeminario_JorgeArturoMartin_M.pdf: 16230358 bytes, checksum: 19a064c9a9babbcedba062d8708fec23 (MD5) Previous issue date: 1998 / Resumo: Este trabalho descreve o projeto, a implementação e a análise dos resultados obtidos de um dos circuitos que perfazem a Unidade Remota da rede automotiva chamada BAM2 (Barramento Automotivo Magneti-Marelli). O circuito de que trata este trabalho executa as funções de interface da Unidade Remota com o meio físico que constitui a rede, sendo então chamada de Unidade de Interface de Rede (UIR). O projeto culminou com o desenvolvimento de um circuito integrado de aplicação específica (AS/C), cujo protótipo foi implementado em tecnologia CMOS-0.8um, ocupa 8.7mm2, contendo 7500 gates equivalentes, dos quais cerca de 30% corresponde à UIR. Para melhor explicar o funcionamento de um circuito que não se constitui numa unidade isolada e autônoma, mas que é parte de um sistema maior, o texto contém no início uma descrição da rede automotiva desenvolvida, que é o sistema hierarquicamente superior, depois focaliza a Unidade Remota, que contém a UIR e finalmente descreve em detalhes a UIR. O projeto da rede automotiva, que resultou no desenvolvimento de uma unidade central controladora, utilizando um microcontrolador comercial; de um AS/C, cujo protótipo foi fabricado pela AMS (Austria Mickro Systeme) através do Projeto Multi-Usuário financiado pela FAPESP e de um transistor de potência MOS que aciona cargas de até 2.5A, foi executado num período de dois anos, tendo a participação de doze pesquisadores. Este projeto constituiu uma das atividades do projeto de cooperação técnica entre a FEEC-UNICAMP e a empresa Magneti-Marelli do Brasil Divisão Eletrônica / Abstract: A circuit to perform the role of serial interface in an integrated system, which interprets a one-wire network protocol, is described in this paper. The circuit was implemented in a 40K gates FPGA and fully tested. A description of the functions performed by the circuit, the design approach and experimental results are presented. / Mestrado / Mestre em Engenharia Elétrica

Made available in DSpace on 2014-06-11T19:30:32Z (GMT). No. of bitstreams: 0 Previous issue date: 2009-09-04Bitstream added on 2014-06-13T19:19:28Z : No. of bitstreams: 1 batista_ea_dr_ilha.pdf: 3511515 bytes, checksum: 640826f128d375c4f4d6cc00ead5b3e6 (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / A aplicabilidade da rede de comunicação junto com o avanço tecnológico é constantemente explorada pelos projetistas de automação e controle, pois, estas vertentes podem melhorar o desempenho de um processo industrial. O padrão IEEE 1451, surge em meio a estes desafios, com intuito de homologar conceitos e tecnologias para implementar uma rede de transdutores inteligentes. Neste trabalho desenvolveu-se uma plataforma de hardware/software para ser utilizada na automação industrial, tanto cabeamento como sem fio, de acordo com os padrões IEEE 1451.2 e IEEE 1451.5. Essa plataforma, denominada neste trabalho por plataforma IEEE 1451, é composta por um hardware, o Módulo de Interface para Transdutores (TIM – Transducer Interface Module), e por um software Processador de Aplicação para Rede de Comunicação (NCAP – Network Capable Application Processor). A lógica de controle e as especificações dos transdutores (TEDS – Transducer Electronics Data Sheet) foram inseridas no TIM por meio da programação (linguagem C/C++) do processador NIOS II e o hardware sintetizado em FPGA da família Cyclone II, especificamente na placa de desenvolvimento DE2 da Altera Corporation. A programação do processador NIOS II baseou-se em um template definido neste trabalho como IEEE 1451 que possui funções e bibliotecas específicas para atender às funcionalidades das aplicações e das normas IEEE 1451. O NCAP possui características de um software supervisório e foi desenvolvido com tecnologia Java no ambiente NetBeans IDE (Integrated Development Environment) versão 6.5. Entre as principais funções deste NCAP está a capacidade de enviar e receber os dados através da porta RS232, geração de relatório incluindo a TEDS, interface gráfica dinâmica e identificação de usuários. A plataforma IEEE 1451 foi testada... / Designers usually exploit the fast evolution of technology along with the application of communication networks to improve the performance on industrial processes. The IEEE 1451 standard comes to aid in the development of networks of intelligent transducers, by defining concepts and technologies used in their implementations. This works intends to provide an application consisting of a hardware/software platform to be used in industrial automation, either wireless or not, according to the 1451.2 and 1451.5 IEEE standards. This IEEE 1451 platform is composed by a hardware part, the Transducer Interface Module (TIM), and a software part, the Network Capable Application Processor (NCAP). The control logic and the transducer specifications (TEDS – Transducer Electronics Data Sheet) were inserted in the TIM by programming in C/C++ a NIOS II processor, synthesized in a FPGA of the Cyclone II family, using the DE2 development board from Altera Corporation. The NIOS II programming was based on an IEEE 1451 template, with functions and libraries to implement the functionalities of the IEEE 1451 applications and guidelines. The NCAP software resembles a supervisory system and was developed in Java in the NetBeans integrated development environment, version 6.5. Amongst its main functions are the capabilities of report generation including TEDS, a dynamic graphical interface, user identification and the ability to send and receive data through a RS232 port. This IEEE 1451 platform was tested in the automation of different applications, demonstrating its flexibility and rapid prototyping suited for the development of control systems. Other advantages are the use of an object oriented language in the development of the NCAP software, which facilitates the code reuse, and the use of reconfigurable hardware for the TIM implementation. The results from this work showed that the technology applied... (Complete abstract click electronic access below)

Made available in DSpace on 2014-06-11T19:22:31Z (GMT). No. of bitstreams: 0 Previous issue date: 2008-09-08Bitstream added on 2014-06-13T18:08:25Z : No. of bitstreams: 1 souza_fa_me_ilha.pdf: 1540078 bytes, checksum: dcdf1d9d8a1a4c7ac5611476ba3ddbee (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Atualmente as empresas do setor elétrico deparam–se cada vez mais com as exigências do mercado energético sendo obrigadas a assegurarem aos seus clientes bons níveis de continuidade e confiabilidade no serviço de fornecimento da energia elétrica e também atender os índices de continuidade do serviço estabelecidos pela agência reguladora do setor elétrico (ANEEL – Agência Nacional de Energia Elétrica). Para alcançar estes objetivos além de investir na otimização dos seus sistemas de transmissão e distribuição, as empresas responsáveis têm investido na automação de suas operações, buscando alternativas que reduzam os tempos de interrupção por faltas permanentes nos sistemas de potência. Através de informações disponíveis em uma subestação, é possível estabelecer um procedimento para determinar e classificar condições de faltas, localizando o elemento de proteção acionado, e assim fornecer o apoio à tomada de decisão no ambiente de subestações de sistemas de distribuição de energia elétrica. Neste trabalho é proposta uma metodologia que fornece respostas rápidas (controle on line), para detecção e classificação de faltas em sistemas de distribuição de energia elétrica através de informações analógicas disponíveis em uma subestação, tais como amostras de sinais de tensões e correntes na saída dos alimentadores, com uma arquitetura reconfigurável paralela que usa dispositivos lógicos programáveis (Programables Logics Devices – PLDs) -FPGAs e a linguagem de descrição de hardware – VDHL (Very High Speed Integraded Circuit – VHSIC). Para validar o sistema proposto, foram gerados dados de forma aleatória, compatíveis com informações fornecidas em tempo real pelo sistema SCADA (supervisory control and data-acquisition) de uma subestação real. Os resultados obtidos com as simulações realizadas, mostram que a... / Currently companies of the energy industry is facing increasingly with the requirements of the energy market are obliged to ensure their customers good levels of continuity in service and reliability of supply of electric energy and also meet the rates of continuity of service established by the agency regulator of the energy industry (ANEEL - National Electric Energy Agency). To achieve these goals than to invest in optimization of its transmission and distribution systems, the companies responsible have invested in automation of its operations, seeking alternatives that reduce the time of interruption by failures in the systems of permanent power. Through information available in a substation, it is possible to establish a procedure for identifying and classifying conditions of absence, finding the element of protection driven, and thus provide support for decision-making within the environment of substations to distribution systems for power. This work is proposed a methodology that provides quick answers (control online), for detection and classification of faults in distribution systems of electric energy through analog information available on a substation, such as samples for signs of tensions and currents in the output of feeders, with an architecture that uses parallel reconfigurable programmable logic devices (Programables Logics Devices - PLDs)-FPGAs and the language of description of hardware - VDHL (Very High Speed Circuit Integraded - VHSIC). To validate the proposed system, data were generated at random, consistent with information provided by the system in real time SCADA (supervisory control and data-acquisition) of a real substation. The results obtained with the simulations conducted, show that the proposed methodology, presents satisfactory results, and times of reasonable answers.

Made available in DSpace on 2014-06-11T19:22:35Z (GMT). No. of bitstreams: 0 Previous issue date: 2007-09-06Bitstream added on 2014-06-13T19:28:09Z : No. of bitstreams: 1 santos_rc_me_ilha.pdf: 1524074 bytes, checksum: 4c5240df2b14c20fe78b45b5be2b8a8a (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Neste trabalho é apresentada uma ferramenta de tradução, que converte sistemas de controle descritos na linguagem de automação LOGO!Soft, para um modelo VHDL correspondente. O software desenvolvido, denominado “LOGO2VHDL”, contém funções básicas e especiais disponíveis no LOGO!Soft. Nesta ferramenta, o usuário acostumado em programar o CLP LOGO!Soft pode facilmente obter uma descrição VHDL cujo modelo funcional, pode ser sintetizado, no ambiente QUARTUS II da Altera. Este trabalho teve como objetivo principal estudar uma nova metodologia, que visa o emprego de dispositivos lógicos programáveis (PLDs) como uma forma alternativa ao emprego dos controladores lógicos programáveis (CLPs) no controle automatizado de processos. A ferramenta foi avaliada através de estudos de casos descrevendo sistemas de controle simples e complexos. Em todos os casos, os resultados das simulações mostram a viabilidade desta nova abordagem em automatizar sistemas de controle. / In this work it is presented a translation tool that converts control systems described in the automation language LOGO!Sof, for a model corresponding VHDL. The developed software, denominated “LOGO2VHDL”, contains basic and special functions available in LOGO!Soft. In this tool, the accustomed user in programming the CLP LOGO!Soft can easily obtain a description VHDL whose functional model can be synthecized in the environment QUARTUS II of the Altera. This work had as main objective to study a new methodology that seeks the employment of programmable logical devices (PLDs) as an alternative form to the programmable logical controllers’ employment (CLPs) in the automated control of processes. The tool was evaluated through studies of cases describing simple and complex control systems. In all the cases, the results of the simulations show the viability of that new approach in automating control systems.

Resumo: Neste trabalho é apresentada uma ferramenta de tradução, que converte sistemas de controle descritos na linguagem de automação LOGO!Soft, para um modelo VHDL correspondente. O software desenvolvido, denominado "LOGO2VHDL", contém funções básicas e especiais disponíveis no LOGO!Soft. Nesta ferramenta, o usuário acostumado em programar o CLP LOGO!Soft pode facilmente obter uma descrição VHDL cujo modelo funcional, pode ser sintetizado, no ambiente QUARTUS II da Altera. Este trabalho teve como objetivo principal estudar uma nova metodologia, que visa o emprego de dispositivos lógicos programáveis (PLDs) como uma forma alternativa ao emprego dos controladores lógicos programáveis (CLPs) no controle automatizado de processos. A ferramenta foi avaliada através de estudos de casos descrevendo sistemas de controle simples e complexos. Em todos os casos, os resultados das simulações mostram a viabilidade desta nova abordagem em automatizar sistemas de controle. / Abstract: In this work it is presented a translation tool that converts control systems described in the automation language LOGO!Sof, for a model corresponding VHDL. The developed software, denominated "LOGO2VHDL", contains basic and special functions available in LOGO!Soft. In this tool, the accustomed user in programming the CLP LOGO!Soft can easily obtain a description VHDL whose functional model can be synthecized in the environment QUARTUS II of the Altera. This work had as main objective to study a new methodology that seeks the employment of programmable logical devices (PLDs) as an alternative form to the programmable logical controllers' employment (CLPs) in the automated control of processes. The tool was evaluated through studies of cases describing simple and complex control systems. In all the cases, the results of the simulations show the viability of that new approach in automating control systems. / Orientador: Alexandre César Rodrigues da Silva / Coorientador: Carlos Antonio Alves / Banca: José Paulo Fernandes Garcia / Banca: Márcio da Silva Vilela / Mestre