Les implants cardiaques tels que les défibrillateurs implantables sont des appareils permettant de sauver la vie dans le cas de troubles de l’arythmie cardiaque soudaine. Tandis que dans le cas des attaques cardiaques, les implants CRT sont utilisés pour rétablir la cadence de la contraction cardiaque. De tels traitements consistent en l’application de stimulations locales au tissue cardiaque via des électrodes se trouvant dans les sondes de stimulation. Ces dernières se présentent soit dans une configuration unipolaire ou bipolaire qui ont prouvé leur efficacité pour stimuler le ventricule droit et l’oreillette droite ; des études ont montré l’efficacité de la sonde multi-électrode dans la stimulation du ventricule gauche indispensable pour la resynchronisation cardiaque. Cette thèse traite de la conception et l’optimisation d’un système multi-électrodes capable d’éviter les limitations et les contraintes liées à la stimulation du ventricule gauche. Tout d’abord, une réalisation de ce système cette est présentée et fabriqué dans une technologie 0.18 µm. Le circuit a également un protocole de communication spécifique. Il permet une opération basse consommation et une configuration rapide. Ensuite, la conception et la réalisation d’une unité de configuration par défaut est présentée. Cette unité assure la compatibilité de notre sonde avec les stimulateurs cardiaques du marché. Finalement, une étude pour l’adaptation et l’intégration des technologies mémoire non-volatile dans la sonde est présentée. De telles technologies améliorent considérablement le système en évitant le besoin de reconfiguration des sondes et en conséquence réduire la latence et la consommation. / Cardiac implants like ICD are life saving devices for cardiac arrhythmias. In other conditions like heart failure, CRT implants are prescribed to restore the heart rhythm. Such treatment consists of the delivery of electrical stimuli to the cardiac tissue via electrodes in the stimulation lead. Conventionally the stimulation lead come either in unipolar or bipolar configuration which have been found to be sufficient for pacing the right atrium and right ventricle, studies have shown the benefits of a multi-electrode system for pacing left ventricle essential for cardiac resynchronization. This thesis discusses the design and optimization of a multi-electrode system capable of alleviating the limitations and constraints related to left ventricular stimulation. We first present implementation of such system that was taped out in 0.18 µm technology. The chip also features a specially designed communication protocol which enables low power operation and quick configuration. Thereafter we present the design and implementation of a default connection unit to ensure the compatibility of our multi-electrode lead with in the market. This unit was taped out in 0.18 µm technology. Finally we present a proof of concept study for the adaptation and integration of non-volatile memory technologies within the multi-electrode system. The employment of such technologies enhanced our multi-electrode system by eliminating the repetitive configuration of electrodes, thereby saving power and reducing latency. This also included smaller area and compatibility with any pacemaker in the market. Through simulations we proved the feasibility of these technologies for our implant applications.

Les nouvelles approches de technologies mémoires permettront une intégration dite back-end, où les cellules élémentaires de stockage seront fabriquées lors des dernières étapes de réalisation à grande échelle du circuit. Ces approches innovantes sont souvent basées sur l'utilisation de matériaux actifs présentant deux états de résistance distincts. Le passage d'un état à l'autre est contrôlé en courant ou en tension donnant lieu à une caractéristique I-V hystérétique. Nos mémoires résistives sont composées d'argent en métal électrochimiquement actif et de sulfure amorphe agissant comme électrolyte. Leur fonctionnement repose sur la formation réversible et la dissolution d'un filament conducteur. Le potentiel d'application de ces nouveaux dispositifs n'est pas limité aux mémoires ultra-haute densité mais aussi aux circuits embarqués. En empilant ces mémoires dans la troisième dimension au niveau des interconnections des circuits logiques CMOS, de nouvelles architectures hybrides et innovantes deviennent possibles. Il serait alors envisageable d'exploiter un fonctionnement à basse énergie, à haute vitesse d'écriture/lecture et de haute performance telles que l'endurance et la rétention. Dans cette thèse, en se concentrant sur les aspects de la technologie de mémoire en vue de développer de nouvelles architectures, l'introduction d'une fonctionnalité non-volatile au niveau logique est démontrée par trois circuits hybrides: commutateurs de routage non volatiles dans un Field Programmable Gate Arrays, un 6T-SRAM non volatile, et les neurones stochastiques pour un réseau neuronal. Pour améliorer les solutions existantes, les limitations de la performances des dispositifs mémoires sont identifiés et résolus avec des nouveaux empilements ou en fournissant des défauts de circuits tolérants.

Les nouvelles approches de technologies mémoires permettront une intégration dite back-end, où les cellules élémentaires de stockage seront fabriquées lors des dernières étapes de réalisation à grande échelle du circuit. Ces approches innovantes sont souvent basées sur l'utilisation de matériaux actifs présentant deux états de résistance distincts. Le passage d'un état à l'autre est contrôlé en courant ou en tension donnant lieu à une caractéristique I-V hystérétique. Nos mémoires résistives sont composées d'argent en métal électrochimiquement actif et de sulfure amorphe agissant comme électrolyte. Leur fonctionnement repose sur la formation réversible et la dissolution d'un filament conducteur. Le potentiel d'application de ces nouveaux dispositifs n'est pas limité aux mémoires ultra-haute densité mais aussi aux circuits embarqués. En empilant ces mémoires dans la troisième dimension au niveau des interconnections des circuits logiques CMOS, de nouvelles architectures hybrides et innovantes deviennent possibles. Il serait alors envisageable d'exploiter un fonctionnement à basse énergie, à haute vitesse d'écriture/lecture et de haute performance telles que l'endurance et la rétention. Dans cette thèse, en se concentrant sur les aspects de la technologie de mémoire en vue de développer de nouvelles architectures, l'introduction d'une fonctionnalité non-volatile au niveau logique est démontrée par trois circuits hybrides: commutateurs de routage non volatiles dans un Field Programmable Gate Arrays, un 6T-SRAM non volatile, et les neurones stochastiques pour un réseau neuronal. Pour améliorer les solutions existantes, les limitations de la performances des dispositifs mémoires sont identifiés et résolus avec des nouveaux empilements ou en fournissant des défauts de circuits tolérants. / Novel approaches in the field of memory technology should enable backend integration, where individual storage nodes will be fabricated during the last fabrication steps of the VLSI circuit. In this case, memory operation is often based upon the use of active materials with resistive switching properties. A topology of resistive memory consists of silver as electrochemically active metal and amorphous sulfide acting as electrolyte and relies on the reversible formation and dissolution of a conductive filament. The application potential of these new memories is not limited to stand-alone (ultra-high density), but is also suitable for embedded applications. By stacking these memories in the third dimension at the interconnection level of CMOS logic, new ultra-scalable hybrid architectures becomes possible which exploit low energy operation, fast write/read access and high performance with respect to endurance and retention. In this thesis, focusing on memory technology aspects in view of developing new architectures, the introduction of non-volatile functionality at the logic level is demonstrated through three hybrid (CMOS logic ReRAM devices) circuits: nonvolatile routing switches in a Field Programmable Gate Array, nonvolatile 6T-SRAMs, and stochastic neurons of an hardware neural network. To be competitive or even improve existing solutions, limitations on the memory devices performances are identified and solved by stack engineering of CBRAM devices or providing faults tolerant circuits.

Les mémoires résistives à base d’oxyde OxRAM sont une technologie de mémoire non-volatile dite émergente, au même titre que les mémoires à changement de phase (PCRAM) ou les mémoires magnétorésistives (MRAM). A l’origine les OxRAM étaient très étudiées pour concurrencer les mémoires Flash, dont le fonctionnement est basé sur le stockage de charges dans une grille flottante. Cependant, avec l’avènement des technologies 3D-NAND, il semble très difficile pour les OxRAM d’atteindre les mêmes capacités de stockage que les flashs. Cependant, leur impressionnante vitesse de fonctionnement, bien supérieure à celle des NAND, et leur coût bien inférieur à celui des DRAM, leur permet de se situer à la frontière entre ces deux technologies, dans une catégorie qualifiée de « Storage Class Memory ». De plus, il s’agit d’une technologie dont l’intégration en Back-End-Of-Line, juste au-dessus des circuits CMOS, est très facile, ce qui la rend très attrayante. En revanche, les OxRAM sont connues pour présenter une forte variabilité, et cela représente le principal obstacle à leur démocratisation.Au cours de cette thèse, nous avons cherché à étudier en profondeur la dynamique de commutation résistive de mémoires OxRAM à base d’oxyde d’hafnium, avec une volonté de se concentrer sur des temps très courts, puisqu’ils représentent l’un des atouts majeurs de cette technologie. Pour cela, ces travaux de thèse se concentrent tout d’abord sur un aspect expérimental, de caractérisation électrique. Nous avons ainsi pu observer, avec un suivi dynamique, la commutation résistive des mémoires, sur des temps de l’ordre de la dizaine de nanoseconde, pour les opérations d’écriture et d’effacement, via la mise au point d’un banc de test entièrement dédié à cette tâche. Ensuite, nous avons analysé les impacts que la réduction du temps de pulse, ainsi que l’abaissement des courants et tensions mis en jeu, peuvent avoir sur la fiabilité des OxRAM, avec des mesures de variabilité. La seconde partie de ce travail de thèse est un travail de modélisation, avec la mise au point d’un modèle physique semi-analytique, dans le but de comprendre les mécanismes de commutation résistives. Après avoir comparé les résultats obtenus par notre modèle aux résultats expérimentaux précédents, nous avons cherché à appliquer notre modèle à des mesures de statistiques. Nous avons ainsi réalisé des tests électriques sur des matrices OxRAM, que nous avons tenté de reproduire avec le modèle. Enfin, nous avons étudié plus en profondeur le bruit à basse fréquence dans les OxRAM, qui constitue l’un des facteurs majeurs de dégradation de la fiabilité des OxRAM, tout en cherchant des pistes pour le diminuer. / Oxyde-based resistive memories OxRAM are a technology of emergent non-volatile memory, as phase-change memories (PCRAM) or magnetoresistive memories (MRAM). In the beginning OxRAM were very studied in order to compete with Flash memories, whose mechanism relies on the storage of electrical charges in a flotting gate. However, with the arising of 3D-NAND technology, it seems very difficult for OxRAM to reach the same storage capacities as Flash memories. But their impressive operating speed, far higher than NAND’s, and their cost far lower than DRAM’s, allow them to operate at the border of these two technologies, in a category called « Storage Class Memory ». Furthermore, the integration of OxRAM in the Back-End-Of-Line, just above CMOS circuits, makes this technology very attractive. On the other hand, OxRAM are known to have a very strong variability, which represents the main obstacle to their expansion.In this thesis, the dynamics of the resistive switching of hafnium oxyde based OxRAM has been investigated, with a desire to focus on very short times, as they are one of the main assets of this technology. To do so, our work first focuses on an experimental aspect, with electrical characterization. We were able to watch, with a dynamical monitoring, the resistive switching of the memories, at the scale of the dozen of nanoseconds, for writing and erasing operations, thanks to an entirely dedicated set-up. Then, the impacts that the time reduction, and the lowering of the voltage and current, can have on the reliability of OxRAM, were analysed, with variability measurements. The second part of this work concerns modelisation, with the elaboration of a physics-based, semi-analytical model, in order to understand the switching mechanisms. After the comparison of the results obtained by our model with the experimental ones, our model has been applied to statistical measurements. Electrical tests on OxRAM arrays have been performed, and fitted by the model. Finally, the low frequency noise (RTN) in OxRAM has been studied, as it stands as one of the main factors of degradation of OxRAM reliability. Ideas to improve the robustness of OxRAM against RTN are suggested.

Avec l'évolution des technologies et le développement des objets connectés, la consommation des circuits est devenue un sujet important. Dans cette thèse nous nous concentrons sur la consommation des mémoires non volatiles à piégeage de charge. Afin de diminuer la consommation, différentes architectures ont vu le jour comme les mémoires 2T ou Split Gate. Nous proposons deux nouvelles architectures de mémoires permettant la diminution de la consommation par rapport à une mémoire Flash standard. La première, appelée ATW (Asymmetrical Tunnel Window), est composée d'une marche d'oxyde au niveau de son oxyde tunnel qui lui permet d'être moins consommatrice qu'une mémoire Flash standard. Une seconde architecture mémoire appelée eSTM (embedded Select Trench Memory) est aussi présentée. Son principal atout est la présence de son transistor de sélection qui est indispensable pour avoir une faible consommation. Grâce à son architecture, cette cellule est bien meilleure que l'architecture proposée précédemment (ATW). Une dernière étude a été réalisée afin d'optimiser le procédé de fabrication de la mémoire eSTM pour le rendre plus robuste. / With the evolution of technologies and the development of connected objects, the circuit consumption is becoming an important subject. In this thesis, we focus on the consumption of trap-charge non-volatile memories. To decrease the consumption, different architectures have emerged, like 2T or Split Gate memories. We propose two new memory architectures allowing to decrease the consumption compared to the standard Flash memory. The first, called ATW (Asymmetrical Tunnel Window), is composed of an oxide step in the tunnel oxide which allows to be less consumer than a standard Flash memory. A second memory architecture called eSTM (embedded Select Trench Memory) is also presented. Its main advantage is its select transistor which is essential to obtain a lower consumption. Thanks to its architecture, this cell is better than the previously proposed architecture (ATW). The last study has been performed to optimize the process flow of the eSTM memory to make it more robust.

La consommation énergétique est devenue un défi majeur dans les domaines de l'informatique embarquée et haute performance. Différentes approches ont été étudiées pour résoudre ce problème, entre autres, la gestion du système pendant son exécution, les systèmes multicœurs hétérogènes et la gestion de la consommation au niveau des périphériques. Cette étude cible les technologies de mémoire par le biais de mémoires non volatiles (NVMs) émergentes, qui présentent intrinsèquement une consommation statique quasi nulle. Cela permet de réduire la consommation énergétique statique, qui tend à devenir dominante dans les systèmes modernes. L'utilisation des NVMs dans la hiérarchie de la mémoire se fait cependant au prix d'opérations d'écriture coûteuses en termes de latence et d'énergie. Dans un premier temps, nous proposons une approche de compilation pour atténuer l'impact des opérations d'écriture lors de l'intégration de STT-RAM dans la mémoire cache. Une optimisation qui vise à réduire le nombre d'opérations d'écritures est implémentée en utilisant LLVM afin de réduire ce qu'on appelle les silent stores, c'est-à-dire les instances d'instructions d'écriture qui écrivent dans un emplacement mémoire une valeur qui s'y trouve déjà. Dans un second temps, nous proposons une approche qui s'appuie sur l'analyse des programmes pour estimer des pire temps d'exécution partiaux, dénommés δ-WCET. À partir de l'analyse des programmes, δ-WCETs sont déterminés et utilisés pour allouer en toute sécurité des données aux bancs de mémoire NVM avec des temps de rétention des données variables. L'analyse δ-WCET calcule le WCET entre deux endroits quelconques dans un programme, comme entre deux blocs de base ou deux instructions. Ensuite, les pires durées de vie des variables peuvent être déterminées et utilisées pour décider l'affectation des variables aux bancs de mémoire les plus appropriées. / Traditional memories such as SRAM, DRAM and Flash have faced during the last years, critical challenges related to what modern computing systems required: high performance, high storage density and low power. As the number of CMOS transistors is increasing, the leakage power consumption becomes a critical issue for energy-efficient systems. SRAM and DRAM consume too much energy and have low density and Flash memories have a limited write endurance. Therefore, these technologies can no longer ensure the needs in both embedded and high-performance computing domains. The future memory systems must respect the energy and performance requirements. Since Non Volatile Memories (NVMs) appeared, many studies have shown prominent features where such technologies can be a potential replacement of the conventional memories used on-chip and off-chip. NVMs have important qualities in storage density, scalability, leakage power, access performance and write endurance. Nevertheless, there are still some critical drawbacks of these new technologies. The main drawback is the cost of write operations in terms of latency and energy consumption. We propose a compiler-level optimization that reduces the number of write operations by elimination the execution of redundant stores, called silent stores. A store is silent if it’s writing in a memory address the same value that is already stored at this address. The LLVM-based optimization eliminates the identified silent stores in a program by not executing them. Furthermore, the cost of a write operation is highly dependent on the used NVM and its non-volatility called retention time; when the retention time is high then the latency and the energetic cost of a write operation are considerably high and vice versa. Based on that, we propose an approach applicable in a multi- bank NVM where each bank is designed with a specific retention time. We analysis a program and we compute the worst-case lifetime of a store instruction to allocate data to the most appropriate NVM bank.

Le regain d'attention des industriels pour les mémoires non volatiles intégrant des nanocristaux, illustré par l'introduction sur le marché de la Flexmemory de Freescale en technologie 90 nm, incite à poursuivre des études sur ce type de systèmes. Pour cela, nous avons mis au point des cellules mémoires élémentaires, à savoir des transistors MOS dont l'oxyde de grille contient une grille granulaire formée par un plan de nanocristaux de silicium (Si-ncx) stockant la charge électrique.Ce travail présente les principaux résultats issus de ces travaux, ceux-ci allant du procédé de fabrication à la caractérisation fine des dispositifs mémoires. Le parfait contrôle de l'élaboration de la grille granulaire de Si-ncx par implantation ionique à très basse énergie (ULE-IBS) est accompagné de caractéristiques « mémoires » répondant aux normes industrielles d'endurance et d'une discrimination des pièges responsables du chargement. Le stockage majoritaire par les Si-ncx est démontré, ce qui est essentiel pour la rétention de la charge. Nous avons développé une technique électrique permettant d'extraire à la fois la quantité de charge stockée par les Si-ncx mais également leurs principales caractéristiques structurales (taille, densité, position dans l'oxyde). Cette extension de la technique électrique de « pompage de charges », non destructive et in-situ permet de suivre l'état du composant en fonctionnement et de caractériser des pièges (e.g. les Si-ncx) pour la première fois au-delà de 3 nm de profondeur dans l'oxyde. Ces résultats ont été validés par des observations TEM. La résolution du pompage de charge étant le piège unique, nous avons alors couplé l'ULE-IBS avec la lithographie « Stencil » pour réduire latéralement le nombre de Si-ncx synthétisés. Cette technique nous permet pour le moment de contrôler la synthèse locale à la position désirée dans l'oxyde de « poches » de Si-ncx de 400 nm. La synthèse de « quelques » Si-ncx est envisagée à très court terme. Nous serons alors en mesure de fabriquer des mémoires à nombre choisi de nanocristaux (par SM-ULE-IBS), dont les propriétés structurales (taille, densité, position) et électriques (quantité de charge stockée) seront vérifiées par pompage de charge, offrant ainsi des outils puissants pour la fabrication et la caractérisation de mémoires à nombre réduit de nanocristaux, notamment pour des longueurs de grilles inférieures à 90 nm / The aim of this thesis has been to fabricate and electrically characterize elementary memory cells containing silicon nanocrystals (Si-ncs), in other words MOSFET which insulating layer (SiO2) contains a Si-ncs array storing the electrical charge. We have shown that we perfectly control the synthesis of a 2D array of 3-4 nm Si-ncs embedded into the MOSFET oxide by low-energy ion implantation (1-3 keV) Reaching this goal implied two key steps: on the one hand develop a reliable MOSFET fabrication process incorporating the Si-ncs synthesis steps and on the other hand develop tools and methods for both memory window and Si-ncs array itself characterizations. We have developed an in-situ characterization technique based on the well-known charge pumping technique, allowing for the first time the extraction of traps depth (e.g. the Si-ncs array) further than 3 nm into the oxide layer leading to the characterization of both position of these Si-ncs into the SiO2 matrix and their structural properties (diameter, density). These results have been confirmed by EF-TEM measurements. Finally, we have worked on the improvement of controlled local synthesis of Si-ncs pockets by combining low-energy ion implantation and stencil lithography. We reduced the size of these pockets down to about 400 nm using this parallel, low cost and reliable technique and identified the limiting effect for the pockets size reduction. These results pave the way for memory cells containing a few Si-ncs with a well-defined position into the oxide and a well-controlled number of ncs

Le nombre d'objets connectés utilisés quotidiennement ne cesse d'augmenter. Ces objets manipulent et stockent toute sorte de données personnelles et confidentielles. La contrainte de la sécurité devient alors importante pour la conception des systèmes sur puce (SoCs) destinés à des applications grand public. Et, dans un contexte de plus en plus exigeant en termes de performances et agressif en termes de coûts d'intégration et de développement, il est important de trouver des solutions de sécurisation des SoCs adaptées. Aussi, bien que la sécurité matérielle soit souvent envisagée d'un point de vue numérique, les SoCs actuels sont la plupart du temps mixtes. Les travaux présentés dans ce manuscrit s'intéressent alors à la sécurisation des circuits analogiques composant ces systèmes mixtes. Pour protéger au mieux un système quel qu'il soit, il est avant tout nécessaire d'en connaitre les vulnérabilités. Pour cela, une méthodologie d'analyse des vulnérabilités dédiée aux circuits analogiques a été développée. Ainsi, les contremesures adéquates peuvent être développées avant que le système ne soit complètement conçu. La sécurité du système est alors améliorée sans augmenter considérablement le temps de conception de celui-ci. L'analyse d'un système analogique largement utilisé dans les SoCs actuels et composé de nombreux sous-circuits a permis d'identifier les attaques en faute par Stimulation Photoélectrique Laser (SPL) , et par variation de la tension d'alimentation, comme présentant un risque important pour le système. Mais, a aussi mis en avant certaines difficultés. En effet, les circuits analogiques, contrairement aux circuits numériques, sont sensibles aux fautes paramétriques. Aussi, les nombreuses interconnections entre les différents sous-circuits rendent l'analyse de la propagation des fautes difficile. Pour cela, des simulations du système au niveau transistors sont nécessaires. Ces simulations étant coûteuses en temps, la modélisation des circuits analogiques pour l'analyse des effets des attaques par variations de la tension d'alimentation a été étudiée. Les modèles développés pour cette analyse doivent respecter différentes contraintes spécifiques. L'application de ces contraintes à la modélisation d'un circuit analogique concret a montré que les modèles pouvaient être utilisés pour identifier les formes d'attaques pouvant compromettre la sécurité du circuit. En revanche, l'étude n'a pas permis de déterminer le temps gagné par l'utilisation de modèles. Après avoir identifié les deux types d'attaques précédents et analysé leurs effets sur les circuits analogiques, la problématique de la protection des circuits a été abordée. Les contremesures existantes ont été comparées et évaluées. Pour les compléter, des circuits analogiques de détection d'attaques laser et d'attaques en tension actives ont été conçus en tenant compte des fortes contraintes de coûts et des différentes problématiques présentes au niveau d'un SoC. Les tests électriques de ces détecteurs en technologie CMOS 28nm FD-SOI ont prouvé leur efficacité. Finalement, ce travail présente les différentes étapes de la sécurisation d'un circuit analogique, de l'analyse des vulnérabilités à la conception de contremesures, en passant par la modélisation des attaques et de leurs effets, dans le contexte d'applications mixtes et à bas coût. / With the development of the Internet of things, the number of connected devices is in constant increase. These objects use a large amount of data including personal credentials. Therefore, security has become a major constraint for System on Chips (SoCs) designers. Moreover, in a context more and more aggressive in terms of performances and time to market, it is important to find low cost security solutions. Although the hardware security is often treated from a digital point of view, almost every SoCs is also using analog and mixed IP. Thus, this work presents different steps to improve the security of analog IPs, from vulnerability analysis to countermeasures design validation, and behavioral modeling in the context of mixed signals and low cost applications. To protect any system, the first requirement is to know its vulnerabilities. To do so, a vulnerability analysis methodology dedicated to analog circuit has been developed. Using the results of this analysis, countermeasures can be designed during the development of the circuit and not at the end. The circuit security is thus improved without dramatically increasing its cost in terms of design time. The analysis of a clock system generator, an analog IP widely used in current SoCs and composed with various sub-circuits, has shown fault attacks using Laser Photoelectric Stimulation (LPS) or supply voltage glitches as important threats. After having identified the 2 previous attacks types as major threats, their effects on analog circuits are analyzed. Existing countermeasures are then compared and evaluated for the protection of analog IPs. To complete these solutions, two analog detectors have been designed to detect laser and supply voltage glitch attacks considering SoCs level constraints. Electrical test of these detectors processed on CMOS 28nm FD-SOI technology proved their efficiency. Theoretical vulnerability analysis has shown some difficulties. Indeed, analog circuits are sensitive to numerous parametrical faults. Also, the high interconnection of various sub-circuits makes the faults propagation analysis quite difficult. To help this analysis, electrical simulations at transistor level are necessary. These simulations are quite long and, so the behavioral modeling of analog circuits to help the analysis of supply voltage glitch attack effects has been studied. To do so, the developed models must be developed according different constraints presented in this report and applied to the behavioral modeling of a real analog circuit. This illustration proved that behavioral models can be used to help to identify which attack shapes are the most likely to induce faults in the circuit.

Les mémoires à base de semi-conducteur sont indispensables pour les dispositifs électroniques actuels. La demande croissante pour des dispositifs mémoires fortement miniaturisées a entraîné le développement de mémoires non volatiles fiables qui sont utilisées dans des systèmes informatiques pour le stockage de données et qui sont capables d'atteindre des débits de données élevés, avec des niveaux de dissipation d'énergie équivalents voire moindres que ceux des technologies mémoires actuelles.Parmi les technologies de mémoires non-volatiles émergentes, les mémoires à changement de phase (PCM) sont le candidat le plus prometteur pour remplacer la technologie de mémoire Flash conventionnelle. Les PCM offrent une grande variété de fonctions, comme une lecture et une écriture rapide, un excellent potentiel de miniaturisation, une compatibilité CMOS et des performances élevées de rétention de données à haute température et d'endurance, et peuvent donc ouvrir la voie à des applications non seulement pour les dispositifs mémoires, mais également pour les systèmes informatiques à hautes performances. Cependant, certains problèmes de fiabilité doivent encore être résolus pour que les PCM se positionnent comme un remplacement concurrentiel de la mémoire Flash.Ce travail se concentre sur l'étude de mémoires à changement de phase intégrées afin d'optimiser leurs performances et de proposer des solutions pour surmonter les principaux points critiques de la technologie, ciblant des applications à hautes températures. Afin d'améliorer la fiabilité de la technologie, la stœchiométrie du matériau à changement de phase a été conçue de façon appropriée et des dopants ont été ajoutés, optimisant ainsi la stabilité thermique. Une diminution de la vitesse de programmation est également rapportée, ainsi qu'un drift résiduel de la résistance de l'état de faiblement résistif vers des valeurs de résistance plus élevées au cours du temps.Une nouvelle technique de programmation est introduite, permettant d'améliorer la vitesse de programmation des dispositifs et, dans le même temps, de réduire avec succès le phénomène de drift en résistance. Par ailleurs, un algorithme de programmation des PCM multi-bits est présenté. Un générateur d'impulsions fournissant des impulsions avec la tension souhaitée en sortie a été conçu et testé expérimentalement, répondant aux demandes de programmation d'une grande variété de matériaux innovants et en permettant la programmation précise et l’optimisation des performances des PCM. / Semiconductor memory has always been an indispensable component of modern electronic systems. The increasing demand for highly scaled memory devices has led to the development of reliable non-volatile memories that are used in computing systems for permanent data storage and are capable of achieving high data rates, with the same or lower power dissipation levels as those of current advanced memory solutions.Among the emerging non-volatile memory technologies, Phase Change Memory (PCM) is the most promising candidate to replace conventional Flash memory technology. PCM offers a wide variety of features, such as fast read and write access, excellent scalability potential, baseline CMOS compatibility and exceptional high-temperature data retention and endurance performances, and can therefore pave the way for applications not only in memory devices, but also in energy demanding, high-performance computer systems. However, some reliability issues still need to be addressed in order for PCM to establish itself as a competitive Flash memory replacement.This work focuses on the study of embedded Phase Change Memory in order to optimize device performance and propose solutions to overcome the key bottlenecks of the technology, targeting high-temperature applications. In order to enhance the reliability of the technology, the stoichiometry of the phase change material was appropriately engineered and dopants were added, resulting in an optimized thermal stability of the device. A decrease in the programming speed of the memory technology was also reported, along with a residual resistivity drift of the low resistance state towards higher resistance values over time.A novel programming technique was introduced, thanks to which the programming speed of the devices was improved and, at the same time, the resistance drift phenomenon could be successfully addressed. Moreover, an algorithm for programming PCM devices to multiple bits per cell using a single-pulse procedure was also presented. A pulse generator dedicated to provide the desired voltage pulses at its output was designed and experimentally tested, fitting the programming demands of a wide variety of materials under study and enabling accurate programming targeting the performance optimization of the technology.

Les mémoires non-volatiles à grille flottante sont utilisées pour le stockage d'information sous la forme d'une charge électrique contenue dans la grille flottante d'un transistor. Le comportement de ces dispositifs mémoire est fortement lié aux propriétés de leur oxyde tunnel, qui permet à la fois le passage de cette charge lors d'opérations de programmation ainsi que sa rétention en l'absence d'alimentation électrique. Au cours de ce travail, des mesures de courant tunnel ont été réalisées sur des capacités semiconducteur-oxyde-semiconducteur de grande surface représentatives de la zone d'injection des cellules mémoire. L'application de pulses courts sur la grille de ces structures de test, au cours desquels le courant peut être mesuré en temps réel, a permis de mettre en évidence les principales propriétés transitoires et stationnaires pouvant affecter le fonctionnement des dispositifs mémoire. L'effet de la dégradation des oxydes tunnel, qui impacte le comportement des cellules mémoire lors des opérations de programmation et de la rétention, a été observé et interprété dans le cas d'un stress à tension constante. Les résultats obtenus sur les capacités de grande surface ont pu être utilisés dans le cadre d'une modélisation de cellules EEPROM. / Floating gate non-volatile memory devices are used to store data under the form of an electric charge contained in the floating gate of a transistor. The behavior of these memory devices is strongly linked to the properties of their tunnel oxide, which allows the transit of this charge during write/erase operations as well as its retention while the transistor is not polarized. During this work, tunneling current measurements have been performed on large area semiconductor-oxide-semiconductor capacitors that are representative of the injection zone of memory cells. The application of short pulses to the gates of these test structures, during which the current can be measured as a function of time, allowed the observation of the main transient and steady-state properties that can affect the functioning of memory devices, The effect of tunnel oxide degradation, which impacts the behavior of memory cells during write/erase operations as well as data retention, has been observed and interpreted in the case of a constant voltage stress. The results obtained on large area capacitors have been used to model EEPROM cells.