La complexité des systèmes électroniques, due au progrès de la technologie microélectronique, nécessite une augmentation correspondante de la productivité des méthodes de conception et de vérification. Une faible performance de la simulation est un des obstacles majeurs à une conception rapide et peu coûteuse de produits de haute qualité. Dans cette thèse nous<br />proposons des méthodes pour améliorer la performance d'une simulation dirigée par événements ou par horloge de modèles décrits en langages de description de matériel. Nous présentons d'abord les méthodes automatisées d'optimisation et de transformation de modèles VHDL, pour l'accélérer la simulation<br />dirigée par événements. Elles sont fondées sur une analyse précise de la performance en simulation de diverses constructions du langage VHDL, et permettent de convertir le modèle initial en un autre modèle<br />plus efficace, tout en garantissant l'invariance de son comportement. D'autres techniques d'accélération utilisent l'abstraction du modèle : abstraction comportementale, de types de données ou d'objets et permettent de supprimer du modèle des détails inutiles dans le cas d'une simulation particulière. Des outils prototype compatibles avec les simulateurs<br />existants sont développés. Pour améliorer l'efficacité de la simulation dirigée par horloge, nous introduisons une représentation de la fonctionnalité du système par graphes de décision de haut niveau (DDs). Diverses formes de DDs<br />– graphes vectoriels, compressés ou non et graphes orientés registres<br />– sont définis pour optimiser une représentation du système sur plusieurs niveaux d'abstraction. De plus, de nouveaux algorithmes plus rapides d'évaluation des réseaux de DDs sont développés. Ils emploient, seuls ou en combinaison, les deux techniques de simulation : la technique dirigée par événements et l'évaluation rétrogradée. L'ensemble des prototypes fondé sur ces méthodes permet d'obtenir un gain de performances prometteur par rapport aux outils commerciaux

L'arithmétique virgule flottante utilisée en machine pour le calcul scientifique introduit des erreurs dans le résultat des opérations. Le calcul sur ordinateur porte en effet sur des opérandes qui possèdent un nombre limité de chiffres significatifs, lesquels ne représenent qu'une approximation de la valeur exacte. Au fur et à mesure du déroulement des programmes, on assiste à une dégradation progressive de la précision des nombres manipulés. Ces accumulations d'erreurs peuvent conduire à des résultas invalides sans que l'utilisateur en soit averti. Parmi les solutions développées pour maîtriser les erreurs du calcul en machine, seule l'utilisation d'une arithmétique exacte conduit à un résultat dont on est sûr qu'il est correct. Malheureusement cette solution est obtenue par logiciel au prix d'un temps de calcul extrêmement long. Une des principales raisons de la lenteur de ce type de logiciel provient du fait qu'ils s'exécutent sur des processeurs qui ne disposent pas d'une arithmétique adaptée au calcul exact. Il faut donc faire une émulation de chaque opération élémentaire de l'arithmétique exacte en faisant appel à des routines logicielles utilisant les instructions disponibles sur le processeur. Cette émulatioan entraîne alors une dégradation des performances de l'arithmétique, et donc des logiciels, utilisés pour le calcul exact. On propose de développer un circuit qui réalisera au niveau matériel toutes les opérations élémentaires de l'arithmétique exacte. L'architecture du circuit sera optimisée pour répondre aux spécificités de cette arithmétique et plus particulièrement pour calculer sur des nombres de grande taille. Afin d'augmenter encore les performances des logiciels, on intègrera en matériel certaines fonctions usuelles du calcul exact.

Cette thèse traite de la faisabilité de l'intégration d'un service de visiophonie sur les terminaux mobiles de prochaine génération au travers d'une méthodologie de conception des<br />systèmes multimedia embarqués. <br />Nous commençons par situer le contexte de l'étude, les réseaux 3G, les terminaux mobiles, les processeurs pour le codage vidéo, ainsi que les normes de codage des groupes ISO/MPEG et UIT-T. Puis, nous proposons une méthodologie de conception au niveau système prenant en compte les contraintes de l'embarqué, en particulier, l'autonomie du terminal que nous appliquons au<br />codeur vidéo H.263 (recommandation UIT-T). Cette méthodologie s'articule autour de deux axes: algorithmique (spécification système et analyse de performance) et architectural (partitionnement matériel / logiciel et analyse de l'efficacité de l'implémentation). <br />Face aux contraintes de la visiophonie embarquée, nous proposons un nouveau schéma de compression vidéo exploitant l'information sémantique de l'image vidéo, dans l'esprit de la norme MPEG-4 (codage objet). Nous proposons ainsi, à la fois un algorithme adaptatif pour l'extraction du visage, et un nouveau schéma de codage pour la compression vidéo à très bas débit.

Cette thèse fait partie d'un projet exploratoire souhaitant répondre à la question suivante: Est-il possible d'intégrer une chaîne de codage vidéo orienté-objet dans un terminal multimedia portable?. Afin d'apporter un élément de réponse à ce large problème, cette thèse est une étude d'adéquation algorithme-architecture de la brique de segmentation nécessaire au système complet. Nous proposons une version totalement désynchronisée de l'algorithme de segmentation Hill-Climbing, et son implantation microélectronique asynchrone.<br /><br />L'état de l'art sur les algorithmes de segmentation une fois établi, nous présentons une nouvelle version réordonnancée de l'algorithme de Hill-Climbing dans lequel chaque pixel est rendu autonome. Nous démontrons que son comportement aboutit à une segmentation correcte de l'image.<br />La validation et l'adéquation de cet algorithme pour un spectre d'architectures allant du grain le plus fin (un processeur asynchrone par pixel) jusqu'au plus gros sont démontrées grâce à la bibliothèque de prototypage SystemC. Enfin, la conception de bas niveau en langage CHP et VHDL montre la faisabilité d'une telle architecture.

Ce travail de thèse s'intègre dans le cadre du développement de nouvelles approches de conception afin de réduire de manière significative la consommation électrique des Systèmes sur Puces (SoCs) ou des Objets Communicants. Le but est d'obtenir des systèmes uniquement contrôlés par les événements contenus dans le signal utile. Dans ce contexte, ce travail est focalisé sur un bloc critique dans de telles chaînes de traitement du signal : le Convertisseur Analogique Numérique (CAN). Il est donc décrit une nouvelle famille de CANs, mettant en œuvre un échantillonnage irrégulier dans le temps du signal analogique (échantillonnage par traversées de niveaux) et une implémentation asynchrone (pas d'horloge globale). Cette approche rend les caractéristiques de ces CANs duales par rapport à celles des CANs de Nyquist classiques : il y a échantillonnage en amplitude et quantification en temps. La théorie associée a conduit à développer une méthodologie de conception propre à ces convertisseurs. Connaissant les caractéristiques spectrales et statistiques du signal analogique, elle permet de déterminer les paramètres de conception optimaux du CAN afin de réduire le matériel mis en œuvre, son activité, et donc sa consommation électrique. Cette méthode a été utilisée pour la conception de CANs, en technologie CMOS standard 0,18µm. Les simulations électriques ont prouvé que leur Facteur de Mérite (FoM) atteint un ordre de grandeur de plus par rapport à celui des CANs de Nyquist actuels. L'étude de systèmes complets intégrant capteur, conversion analogique numérique et traitement numérique selon cette même méthode, utilisant simultanément de l'«asynchronisme» pour l'échantillonnage et l'implémentation matérielle, permet d'affirmer que des perspectives très intéressantes peuvent être espérées quant à la réduction de la dissipation d'énergie dans les SoCs.

Aujourd'hui, les macro-cellules ASIC dédiées au traitement du signal deviennent de plus en plus complexes, coûteuses en temps et efforts de conception. Ces macro-cellules seront ensuite assemblées avec d'autres composants IPs (e.g. processeurs, mémoires, média de communication, etc.) pour être intégrées dans un Système-sur-Puce (SoC, pour System-On-Chip). Les procédés de conception deviennent insuffisants pour conserver la maîtrise de la complexité (d'un point de vue aussi bien algorithmique qu'architectural) des nouvelles applications tout en respectant le temps de mise sur le marché. <br />Cette thèse est consacrée au problème de conception et de validation des macro-cellules ASIC dédiées au traitement du signal. Nous étudions et nous illustrons les possibilités d'une nouvelle méthodologie comme une alternative à la synthèse de haut niveau. Cette méthodologie se base sur l'assemblage de composants élémentaires (IPs) paramétrables et préconçus. Elle part d'une description fonctionnelle de l'application et produit le modèle RTL de l'architecture finale. Le principal problème d'une méthodologie de conception basée sur l'assemblage de composants IPs préconçus et pré-validés est que le modèle RTL de l'architecture finale peut avoir un comportement défectueux. Cela est dû à des retards induits par des contraintes d'implémentation. Nous présentons la formalisation de ce problème et proposons une méthode automatique de correction (dite correction de retard) pour le résoudre. Nous proposons deux algorithmes originaux qui garantissent des solutions optimales en latence et en surface. La faisabilité de l'approche et l'optimalité des solutions proposées sont démontrées mathématiquement. Des outils ont été développés pour transformer cette méthodologie en un flot semi-automatique. Nous illustrons l'efficacité de l'approche par l'expérimentation sur un exemple industriel : une chaîne de modulation numérique.

La miniaturisation et l'intégration de plus en plus accrue des composants électroniques dans les puces ont pour conséquence la chute de la fiabilité, tant au niveau de la production que pendant le fonctionnement normal du système. Les mémoires qui occupent jusqu'à 80% de la surface totale d'un System on Chip (SoC), vont ainsi concentrer la plus grande partie des défaillances. Dans ces conditions, les parties fonctionnelles ainsi que les parties redondantes (ou parties de rechange) de la mémoire contiendront des défauts. Dans cette thèse des techniques d'auto réparation innovantes, pour les mémoires RAM, ont été élaborées. Afin d'évaluer l'efficacité de ces techniques de réparation, un outil d'injection de fautes basé sur de nouvelles approches, statistiques et/ou analytiques, a été développé. Pour mimer des distributions de fautes réalistes dans les mémoires, le modèle du Clustering (amas de fautes) a été adopté et intégré dans l'outil d'injection de fautes.

Les techniques dites de contrôle intelligent, les réseaux de neurones artificiels et la logique floue, sont considérées comme étant potentiellement robustes. Leur implantation digitale permet d'obtenir des solutions compactes et performantes pour certains problèmes difficiles à aborder par des techniques classiques. De telles approches pourraient donc être utilisées pour des applications destinées à fonctionner en environnement sévère (nucléaire ou spatial). <br />L'objectif de cette thèse est d'étudier la robustesse des réseaux de neurones artificiels et du contrôle flou face aux fautes de type "upset" (basculement intempestif du contenu d'une cellule mémoire), afin d'évaluer leur viabilité et leur efficacité pour les traitements effectués à bord des engins spatiaux. Pour ce faire, un ensemble d'expériences a été réalisé sur un réseau de neurones et un contrôleur flou, tous deux dédiés à des applications spatiales réelles : la classification de textures issues d'images satellites et le contrôle des roues d'un "rover" martien. Une méthode originale permettant d'augmenter la performance d'un réseau de neurones quelconque a été développée et appliquée au réseau étudié. Des architectures digitales permettant d'implanter les deux techniques étudiées dans cette thèse ont été embarquées à bord de deux satellites scientifiques. L'un d'eux est en orbite depuis plus d'un an, le lancement du second est prévu fin 1999. <br />Les résultats obtenus, aussi bien des simulations logicielles, des injections matérielles d'erreurs que des tests en accélérateur de particules montrent que les techniques de contrôle intelligent présentent une robustesse significative face aux fautes de type "upset". Les données issues du satellite en orbite confirment ces propriétés, démontrant que certains traitements peuvent être effectués de manière fiable à bord des engins spatiaux à l'aide de réseaux de neurones artificiels digitaux.

L'évolution des technologies, les exigences de productivité, l'accroissement de la complexité des circuits intégrés ont contribué à l'émergence des composants virtuels (IPs), ainsi qu'au développement de logiciels d'aide à la conception de circuits intégrés. L'utilisation de l'abstraction et des composants déjà conçus sont les clés deces défis.<br />L'objet de cette thèse est le parcours des principaux niveaux d'abstraction de la synthèse matérielle, la synthèse logique, RTL et comportementale, en dégageant pour chacun d'entre eux les contraintes de conception qui vont devenir les critères de sélection d'un bloc réutilisable. il ne reste qu'à concevoir un éventail de blocs dans une approche de réutilisation: les blocs doivent être facilement sélectionnables, puis paramétrables, et enfin intégrables dans un circuit plus important. La conception des blocs comportementaux, appliquée au codage coorecteur d'erreur, nous amène à réfléchir sur les méthodologies de conception et de réutilisation des composants virtuels.

Cette Habilitation à Diriger des Recherches décrit les travaux de recherche du candidat sur la conception et le test intégré des dispositifs analogiques, mixtes et microsystèmes. Ces travaux incluent la conception en vue du test de ces dispositifs, en particulier des<br />techniques d'auto test intégré (Built-In-Self-Test), et des outils de la CAO pour le test. Pour les composants hautement intégrés, les techniques de BIST représentent la meilleure solution pour freiner l'augmentation très rapide des coûts de test. Ces travaux sont présentés en trois parties distinctes, couvrant différentes périodes de recherche après la thèse de doctorat. Après une première partie décrivant les travaux de recherche de post-doctorat, la deuxième partie se focalise sur les travaux qui sont actuellement menés par l'Equipe de Systèmes Mixtes Fiables (RMS, Reliable Mixed-signal Systems) créée en 2002. Une troisième partie décrit les perspectives des lignes de recherche de l'équipe et les coopérations, incluant des lignes nouvelles qui<br />démarrent actuellement.