Une étude bibliographique sur les supercondensateurs a permis de faire le bilan des technologies développées et des applications potentielles, d'expliquer le principe de fonctionnement et la physique assez particulière de ces dispositifs et surtout de dégager un modèle théorique équivalent, tenant compte des différents phénomènes liés aux caractéristiques de la couche double électrique et aux procédés et matériaux entrant dans la fabrication de ces composants. En se basant sur cette théorie, nous avons pu élaboré un modèle équivalent de supercondensateurs, avec pour objectif un degré de complexité ne pénalisant ni la fidélité (précision du modèle), ni l'accessibilité (détermination et mesure des paramètres du modèle), ni l'exploitation (utilisation et intégration du modèle dans les outils et supports de simulation). Une procédure expérimentale bien déterminée a été établie pour l'identification des paramètres du modèle et un travail expérimental et de simulation conséquent a permis de valider le modèle proposé.

À seulement quinze ans après leur découverte par Sumio Iijima, les nanotubes de carbone sont devenus un des piliers de la nanotechnologie. La géométrie parfaite et la nature unidimensionnelle confère aux nanotubes des propriétés structurelles, mécaniques, électroniques et optiques exceptionnelles. En conséquence, on s'attend à ce que les nanotubes envahissent des applications clef telles que les écrans à émission de champ, le stockage d'énergie, les composites structuraux, la nanoélectronique, les capteurs et les actuateurs, etc. <br />Cette thèse porte sur l'application de nanotubes de carbone dans le captage biochimique. Son but principal est d'utiliser et d'étendre les outils théoriques des nanotubes pour la conception des dispositifs de captage. Dans cette thèse nous proposons deux architectures différentes de captage. Le premier implique un principe électromécanique et peut être employé dans la mesure des forces faibles (~piconewtons) ou la détection des supramolécules (~zeptogrammes). Le deuxième capteur est basé sur le changement de conductance d'un nanotube de carbone exposé aux acides aminés aromatiques. La validation de ces deux architectures différentes est réalisée à l'aide de la modélisation et de la simulation.<br />L'effort principal de cette thèse a été concentré sur le développement de méthodes de simulation très efficaces par rapport au grand nombre d'atomes employés. Un problème récurrent que nous avons rencontré est le scaling cubique dans le nombre d'atomes, du calcul de la conductance quantique. Nous sommes parvenus à rendre le calcul de la conductance linéaire par des techniques d'espace réel.

Ces dernières années, la complexité des puces a augmenté exponentiellement. La possibilité d'intégrer plusieurs processeurs sur la même puce représente un gain important, et amène au concept du système multiprocesseur hétérogène sur puce (MP-SoC). Cet aspect a permis d'amplifier de manière significative la puissance de calcule fourni par ce type de puce. Il est même devenu possible d'intégrer des applications complexes sur une seule puce, applications qui nécessitent beaucoup de calculs, de communications et de mémoires. Dans cette catégorie, on peut trouver les applications de traitement vidéo MPEG4. Pour obtenir de bonnes implémentations en termes de performances, (1) un algorithme de l'encodeur MPEG4 flexible a été réalisé, pouvant être facilement adapté pour différents types de paramètres d'algorithme, mais également différents niveaux de parallélisme/pipeline. Puis, (2) une modélisation flexible a été utilisée, pour représenter différents models d'algorithme et d'architecture contenant 2 SMP. Utilisant ces models, (3) une exploration d'algorithme et d'architecture à un haut niveau d'abstraction a été proposé, en vue de trouver les configurations correctes d'algorithme et d'architectures, nécessaires pour différents applications. A partir de ces configurations, (4) un flot automatique d'implémentation d'architectures RTL a été utilisé. En utilisant ces aspects, l'encodeur MPEG4 a été implémenté avec succès dans plusieurs architectures spécifiques MP-SoC au niveau RTL. La même approche a été utilisée pour l'implémentation de l'encodeur MPEG4 sur une architecture quadri-processeurs existante, pour différentes résolutions, frame-rate, bitrates, etc.

L'analyse des flots de conception classiques montre que les causes d'un tel coût de développement peuvent être ramenées, en grande partie, à l'intégration tardive des parties logicielles et matérielles d'un système multiprocesseurs mono puces (MPSoC). Les travaux de cette thèse s'intéressent à ce problème d'intégration tardive en proposant un modèle unifié permettant la représentation conjointe à différent nivaux d'abstraction des architectures logicielles/matérielles. Ce modèle doit faciliter la conception graduelle de ces architectures tout en permettant la validation et l'évaluation, à chaque niveau d'abstraction, des performances qui en découlent. Les contributions apportées par cette thèse sont (1) la définition d'un modèle de représentation unifié et à différents niveaux d'abstraction des architectures logicielles/matérielles des systèmes MPSoC basé sur le concept d'interface abstraite logiciel/matériel, (2) la spécification d'une sémantique d'exécution de ce modèle dans le cadre d'un environnement de cosimulation globale basé sur SystemC et (3) la proposition d'une méthodologie de raffinement automatique de ces interfaces abstraites exploitant une technologie de composition à base de graphe de dépendance de services.

Today's systems-on-chip are multiprocessor. They are characterized by an increasing complexity and a reduced time to market. To tackle this complexity, the use of high level programming models seems to be a promising approach. In this work, we propose an MPSoC design flow, based on the use of high level parallel programming models API to design embedded software. An automated refinement of these API on target architecture is used. For that purpose, (1) MPSoC hardware/software interfaces were studied; then (2) parallel programming models and their classification in terms of provided abstraction were presented. The proposed flow has been used in two design experiments: (1) an MPEG video encoder, namely OpenDivX, using the MPI parallel programming model and targeting the ARM Integrator prototyping platform, (2) a software defined radio using the CORBA parallel programming model and targeting specific hardware architecture.

L'intégration dans une seule puce de un ou plusieurs processeurs et de composants matériels spécifiques permet le développement de systèmes complexes appelés systèmes monopuce. L'accroissement de la complexité de ces systèmes fait de la maîtrise de leurs conceptions un défi à relever par les concepteurs.<br />La réutilisation des composants dans ces systèmes est rendue difficile par leur hétérogénéité, notamment en terme de protocole et d'interface physique. Une solution est offerte par l'abstraction des communications entre les composants dans un modèle du système. Un flot de conception doit alors permettre de passer de cette représentation abstraite au circuit final dans lequel les composants du système sont connectés par des interfaces de communication à un réseau de communication.<br />Les contributions apportées par cette thèse à cette méthodologie sont la définition d'un modèle de spécification des interfaces de communication basé sur un graphe de dépendances de services, ainsi qu'une méthodologie pour la génération automatique d'interfaces de communication pour les systèmes monopuces. Cette méthodologie a amené au développement d'un outil de génération automatique de ces interfaces. L'approche proposée a été validée à travers deux expérimentations : une interface en charge de la détection d'erreurs de transmissions et une interface avec un bus AMBA pour la réalisation de primitives MPI.

Ce travail de thèse s'intègre dans le cadre du développement de nouvelles approches de conception afin de réduire significativement la consommation électrique des Systèmes sur Puce (SoC)ou des Objets Communicants utilisés pour traiter numériquement des signaux. Le but est alors d'obtenir des systèmes entièrement contrôlés par les événements contenus dans les signaux. Dans ce contexte, une nouvelle catégorie de chaîne de traitement est définie, associant une implémentation matérielle asynchrone (sans horloge globale) et un échantillonnage non uniforme dans le temps dit « par traversée de niveaux ». Un convertisseur Analogique/Numérique dédié à<br />cette tâche ayant déjà été réalisé, ce travail se focalise sur le traitement des données composées de couples amplitude-temps dont cette thèse montre que toute opération doit obligatoirement prendre en compte l'information temporelle. Des filtres numériques à réponse impulsionnelle finie (RIF) et infinie (RII) sont alors définis dans le cadre de signaux échantillonnés non uniformément. Des architectures sont proposées puis comparées à celles utilisées classiquement montrant que la complexité combinatoire était accrue. Un critère sur le choix de la technologie à privilégier, spécifiant la charge de calcul totale sur une durée finie, montre alors qu'en diminuant le nombre de points traités, l'approche asynchrone peut compenser le surcoût de complexité. Ainsi le traitement de signaux faiblement actifs par une chaîne asynchrone, combinant échantillonnage non uniforme et conception asynchrone, permet de réduire son activité moyenne et donc la consommation du circuit intégré, rendant cette technologie très attractive pour le domaine des SoC.

Cette thèse se situe dans le domaine de la microélectronique à haute température, et concerne particulièrement les applications industrielles à bas coût et grand volume de production. A partirde l'étude de la physique des composants semiconducteurs et des<br />matériaux pour la microélectronique, cette thèse élargit jusqu'à environ 250C la plage de température d'utilisation des technologies CMOS et BiCMOS standards, sur substrat de silicium, à travers des techniques de conception de circuits intégrés, sans toutefois modifier les procédés de fabrication. Les études et les tests ont été expérimentés sur une technologie CMOS et une technologie BiCMOS commerciales. Deux applications industrielles, représentatives du marché potentiel des applications des circuits intégrés à haute température, ont permis de vérifier dans la pratique les résultats théoriques obtenus.

Les systèmes à fibre optique ont été commercialement utilisés depuis les années 80 pour la transmission de signaux haut débit sur de longues distances. Plus récemment, l'introduction de l'amplificateur optique et du multiplexage en longueur d'onde a permis la <br />transmission et la régénération de signaux de très haut débit directement dans le domaine optique. Cependant, la faible connectivité des réseaux actuels rend encore inefficace l'utilisation de la bande passante disponible. A présent, les systèmes à fibre optique évoluent en permettant de plus en plus, non seulement la <br />transmission mais aussi la commutation de signaux directement dans le domaine optique.<br /><br />Parmi les technologies existantes pour réaliser la commutation de signaux lumineux, les commutateurs micro-usinés en silicium avec propagation de signaux dans l'air se sont révélés comme une des <br />technologies les plus prometteuses. Ces dispositifs présentent des niveaux de pertes d'insertion et de diaphonie intercanaux plus faibles que les commutateurs à base de guides d'onde surtout dans les commutateurs à très grand nombre de ports.<br /><br />Ce travail de recherche a été focalisé sur la conception de commutateurs optiques micro-usinés. Après avoir révélé les avantages et les possibles applications de ces dispositifs dans les réseaux optiques, nous avons modélisé la propagation de signaux dans les <br />commutateurs optiques et nous avons appliqué ces modèles pour calculer les pertes d'insertion. Une étude comparative a été réalisée sur les microactionneurs électrostatiques et plusieurs modèles ont été obtenus par couplage des théories électrostatique <br />et structurelle. La cosimulation multilangage à été examinée comme méthodologie pour la validation globale de commutateurs optiques. <br />Finalement, nous avons exploré les technologies de fabrication à travers la conception d'un prototype sur micro-usinage en surface.

Cette thèse est consacrée à l'étude du comportement de processeurs digitaux face à l'un des effets induits par l'environnement radiatif : le phénomène dit SEU ou upset qui se traduit par le basculement intempestif du contenu d'un élément mémoire comme conséquence de l'ionisation produite par le passage d'une particule chargée. Les conséquences de ce phénomène dépendent de l'instant d'occurrence et de l'élément mémoire affecté et peuvent aller de la simple erreur de résultat à la perte de contrôle d'un engin spatial. Les techniques de durcissement ne pouvant pas garantir entièrement l'immunité face aux upsets des circuits candidats aux applications spatiales, des méthodes d'estimation des taux d'erreurs de ces applications par des tests sous radiation ou par injection de fautes s'avèrent nécessaires, dans le double but de choisir les circuits les moins sensibles à ces effets et d'étudier le comportement des applications de vol face aux upsets. L'objectif de cette thèse consiste en la définition d'une méthode d'injection de fautes de type upset et de son expérimentation sur différentes architectures digitales afin d'étudier ses potentialités ainsi que son efficacité. La méthode proposée se base sur l'injection d'erreurs de type upset sur une carte digitale bâtie autour du processeur cible, comme conséquence de l'activation d'un signal d'interruption asynchrone. L'exécution de la séquence de traitement de l'interruption appelée CEU dans cette thèse (Code Emulant un Upset) provoquera la modification du contenu d'un bit sélectionné aléatoirement parmi les éléments de la zone mémoire sensible aux upsets du processeur. L'implantation de cette technique a été réalisée par l'intermédiaire d'un système THESIC, testeur dédié à la qualification sous radiation de circuits intégrés. Ce système comporte deux cartes digitales (carte mère/carte fille), dont la configuration s'est révélée adaptée aux contraintes imposées par la technique d'injection de fautes proposée. L'objectif final de ces recherches a été de démontrer que le taux d'erreurs d'une application peut être prédite à partir des résultats issus d'essais d'injection d'upsets et des mesures des sensibilités des éléments mémoires du processeur considéré. La confrontation de ces prédictions avec des mesures réalisées à l'aide d'accélérateurs de particules, a permis de montrer la validité de l'approche proposée pour différents types de processeurs.