Cette thèse présente un modèle formel représentant toute architecture de communication sur la puce. Ce modèle est mathématiquement décrit par une fonction nommée GeNoC. La correction de GeNoC est exprimée par un théorème montrant que tout message émis atteint sa destination sans modification de l'information qu'il transporte. Le modèle identifie les composantes communes à toute architecture et leurs propriétés essentielles, à partir desquelles est déduite la preuve du théorème sur GeNoC. Chaque composante est représentée par une fonction sans définition explicite, mais contrainte de satisfaire ses propriétés essentielles. Ainsi, la validation de toute architecture particulière consiste en la preuve que les définitions concrètes de ses composantes satisfont les propriétés essentielles. En pratique, ce formalisme a été réalisé dans la logique du démonstrateur de théorèmes ACL2. Une méthodologie associée au modèle fournit un support systématique pour la spécification et la validation des architectures de communication sur la puce à un haut niveau d'abstraction. Pour valider notre approche, nous avons exhibé différentes architectures constituant autant de concrétisations du modèle générique GeNoC. Ces concrétisations comprennent<br />notamment des systèmes industriels, comme le bus AMBA AHB ou le réseau Octagon de ST Microelectronics.

Les applications complexes comme la téléphonie mobile, la télévision numérique ou la visiophonie exigent une grande puissance de calcul, mais aussi une flexibilité accrue afin de suivre l'évolution des standards. L'intégration de tels systèmes sur une seule puce requiert l'embarcation de processeurs devant respecter des contraintes de performances, de coût en <br />surface et de faible consommation. Leur conception en un temps réduit met en oeuvre des compilateurs rapidement reciblables, ainsi que de nouveaux outils d'aide à la conception. <br />Ceux-­ci sont nécesssaire pour suivre le cycle de vie de tels processeurs, composé d'étapes de réduction de coût et de réutilisation. Cette thèse présente plusieurs techniques visant à réduire le temps de développement du couple logiciel­processeur embarqué, à savoir la <br />validation fonctionnelle à haut­niveau et l'aide au raffinement de l'architecture et du jeu d'instructions. <br />La validation de la description haut­niveau du logiciel embarqué est assurée dans son en­ vironnement matériel réel grâce à la co­simulation C­VHDL, développée durant cette thèse. <br />La mise au point du logiciel est alors facilitée par l'utilisation d'outils de développement standard, et par la faculté à simuler le système complet sur un large intervalle de temps. L'aide au raffinement d'architecture est assurée par la re­configuration automatique d'un <br />compilateur reciblable, afin d'explorer un grand nombre de solutions en un temps réduit. L'analyse de codes applicatifs typiques ainsi compilés permet d'isoler les configurations architecturales performantes. De plus, un outil d'estimation se concentrant sur l'encodage des champs constants dans le le jeu d'instructions est proposé.

Dans le cadre des applications de type télécommunications, multimédia, et électronique grand public, les processeurs embarqués ont tendance à acquérir une importance de plus en plus marquée lors de la conception de systèmes monopuces. Ce phénomène traduit le besoin des concepteurs à tenir compte rapidement des nécessaires adaptations aux fréquentes variations des standards évoluées. C'est ainsi que les techniques de compilation multicibles deviennent primordiales, non seulement pour la production du code d'application, mais aussi afin d'explorer les architectures de processeurs. Ce mémoire présente les travaux effectuée au sein du Laboratoire TIMA de <br />l'INPG en étroite collaboration avec SGS­Thomson Microelectronics. Les contri­butions se partagent en trois catégories principales: expériences et méthodologies <br />en utilisant les compilateurs multicibles dans le milieu industriel pour les proces­seurs embarqués; un approche de compilation pour la génération d'adresses pour <br />les architectures de traitement de signal; et un ensemble d'outils permettant au con­cepteur d'explorer un jeu d'instructions lié à un processeur donné afin d'envisager <br />une évolution ou une réutilisation du processeur. Les méthodes pratiques utilisées dans divers projets sont décrites à l'aide d'exemples de processeurs réels: les opéra­teurs du système visiophone, un décodeur MPEG­2 et AC­3, et un processeur télé­viseur pour l'application Eurosound.

Les systèmes inductifs sans contact télé-alimentés à hautes performances, tels que les systèmes subcutanés ou de cryptographie, souffrent d'une forte consommation des circuits numériques et de faibles distances de communication. L'utilisation de circuits numériques asynchrone a déjà prouvé les bénéfices de ce type de conception : un gain en consommation et une forte robustesse aux variations de la tension d'alimentation. Le but de cette étude est de tirer au maximum profit de ces propriétés en développant une nouvelle classe de systèmes inductifs sans contact et télé-alimentés dédiés à un fonctionnement asynchrone. Pour cela, ces circuits sont utilisés en adéquation avec une communication asynchrone par évènements à travers le lien inductif. Cette nouvelle classe de systèmes inductifs télé-alimentés complètement asynchrones utilise des communications par évènements à débit dynamiquement variable et des étiquettes dites autoadaptatives au débit des données. Ces communications à travers le lien inductif utilisent la modulation de phase associée à un code cyclique asynchrone. La souplesse générée par ce nouveau principe de communication autorise des communications à hauts débits tout en offrant une adaptation dynamique aux conditions environnementales. Ainsi, le débit de la communication peut être réduit pour offrir des distances de communication plus importantes ou pour réduire la consommation de l'étiquette. Un prototype de ce type d'étiquette, réalisé sur une technologie CMOS 0.13 um à 6 niveaux de métaux, a montré la faisabilité de la démodulation des communications à débit quelconque inférieur ou égal à 1.02 Mbps pour une consommation globale inférieure à 120 uW.

Ce travail de thèse s'intègre dans le cadre du développement de nouvelles techniques de protection des circuits intégrés face aux attaques par analyse de courant en exploitant les propriétés de la<br />logique asynchrone. En effet, ces attaques qui exploitent les faiblesses d'implémentation matérielle des composants cryptographiques pour retrouver des informations secrètes, sont parmi les attaques non<br />intrusives les plus efficaces et les plus faciles à mettre en œuvre. Ainsi, nous proposons dans ces travaux l'utilisation de la logique asynchrone Quasi Insensible aux Délais (QDI) pour sécuriser les circuits intégrés contre ce type d'attaques. Les propriétés de la logique QDI apparaissent particulièrement intéressantes pour sécuriser l'implémentation des circuits intégrés car elles permettent de contrôler finement l'activité électrique. Le travail a porté dans un premier temps sur l'évaluation de la résistance des circuits asynchrones QDI. Les résultats obtenus montrent une nette amélioration du niveau de sécurité d'un circuit asynchrone par rapport à son équivalent synchrone, et permettent également d'identifier les limites de cette approche. Nous avons développé dans ces travaux, une méthode d'analyse formelle afin d'évaluer la sensibilité de la logique asynchrone QDI et présentons par la suite, de nouvelles contre-mesures exploitant la topologie de ces circuits. Cette étude a ainsi conduit à spécifier de nouvelles méthodologies de conception de circuits asynchrones sécurisés dans le but de pouvoir les intégrer dans la méthodologie automatisée TAST (TIMA Asynchronous Synthesis Tools).

Cette étude a été consacrée à l'analyse et à la simulation du bruit des oscillateurs afin de l'appliquer à des VCO (Voltage Controlled Oscillator) pour des circuits intégrés à la Fréquence Intermédiaire dans le domaine des téléviseurs. Une méthode de simulation originale de la fluctuation de période en mode transitoire a été mise au point grâce au simulateur du bruit en transitoire présent dans le simulateur ELDO et à un extracteur de la valeur de la période (basé sur le langage ELDO-FAS). Le premier VCO, basé sur une architecture utilisant un circuit résonnant LC (inductance-capacité) a été conçu et réalisé. L'inductance est située à l'extérieur de la puce. La variation de fréquence est produite par une capacité variable. Le problème majeur de cette capacité (déphasage parasite du courant capacitif) a été compensé de façon originale. Le bruit de phase de ce VCO a été mesuré, simulé de plusieurs façons, avec une bonne corrélation. La simulation de la fluctuation de période a été validée. Un second VCO, à relaxation, complètement intégré (il ne requiert aucun composant externe), devant remplacer le premier, a été conçu. Son architecture est basée sur des éléments RC (résistance-capacité) en mode différentiel. Il peut fonctionner sous une faible tension d'alimentation (5V). Son bruit de phase a été optimisé à l'aide de la méthode de simula-tion<br />des variations de période mentionnée plus haut.

Au fur et à mesure que la complexité s'accroit, il devient nécessaire de définir de nouvelles méthodes permettant de la gérer. Une des façons de maîtriser cette complexité est d'élever le niveau d'abstraction des spécifications en utilisant des langages de spécification systèmes. D'un autre côté, l'élévation du niveau d'abstraction augmente le fossé entre les concepts utilisés pour la spécification (processus communicants, communication abstraite) et ceux utilisés par les langages de description de matériel. Bien que ces langages soient bien adaptés à la spécification et la validation de systèmes complexes, les concepts qu'ils manipulent ne sont pas aisément transposables sur ceux des langages de description de matériels. Il est donc nécessaire de définir de nouvelles méthodes permettant une synthèse efficace à partir de spécifications systèmes. Le sujet de cette thèse est la présentation d'une approche de génération de code C et VHDL à partir de spécifications systèmes en SDL. Cette approche résout la principale difficulté rencontrée par les autres approches, à savoir la communication inter-processus. La communication SDL peut être traduite en VHDL en vue de la synthèse. Cela est rendu possible par l'utilisation d'une forme intermédiaire qui supporte un modèle de communication générale qui autorise la représentation pour la synthèse de la plupart des schémas de communication. Cette forme intermédiaire permet d'appliquer au système un ensemble d'étapes de raffinement pour obtenir la solution désirée. La principale étape de raffinement, appelée synthèse de la communication, détermine le protocole et les interfaces utilisés par les différents processus pour communiquer. la spécification raffinée peut être traduite en C et VHDL pour être utilisée par des outils du commerce. Nous illustrons la faisabilité de cette approche par une application à un système de télécommunication : le protocole TCP/IP sur ATM.

Les diverses branches de la conception de circuits intégrés, ont tendance aujourd'hui à se fondre en la notion de synthèse de système sur une puce ou de système de monopuce. Cela est dû à l'accroissement de la densité d'intégration, couplée à l'évolution des techniques de conception assistée. Au sein du flot de synthèse de systèmes monopuces, deux tendances en particulier se détachent, qui sont l'intégration croissante de logiciel embarqué dans de tels système, et la prise en compte très tôt dans le flot du problème de la consommation. Cette thèse s'intéresse à ces deux aspects de la conception de ystèmes actuels.<br />La première partie se focalise sur l'optimisation de programmes embarqués C. Ces travaux s'attachent principalement à optimiser à haut niveau les performances de programmes faisant un usage intensif de boucles et de tableaux, comme c'est le cas popur les applications de traitement du signal. Les optimisations étudiées et développées au cours de ces travaux, ont pour objectif de se substituer à des transformations manuelles de programmes embarqués, pratique qui reste courante de par l'incapacité de la plupart des compilateurs pour processeurs embarqués à gérer efficacement un code écrit à un niveau élevé.<br />La seconde partie de cette thèse se donne pour objectif de fournir une méthodologie d'estimation de la consommation dans un environnement de synthèse comportementale. C'est en effet à haut niveau d'abstraction que les stratégies de conception basse consommation ont l'impact le plus important sur la consommation du circuit final. Mais il est nécessaire pour cela de pouvoir juger de l'efficacité des stratégies base consommation appliquées, à l'ide d'un modèle d'estimation fiable.

La synthèse architecturale fait l'objet de recherches intensives depuis 1985. Quelques expériences ont été menées depuis 5 ans. Mais son application industrielle est très récente. Le but de cette thèse est de spécifier les contraintes industrielles pour des outils de synthèse architecturale et une méthode de conception adaptée afin d'introduire à terme la synthèse comportementale dans le flot de conception industriel. Les difficultés industrielles sont dues à la complexité des circuits et à des incompatibilités éventuelles avec les environnements de conception existants. Pour la conception de circuits complexes, nous présentons ici une méthode modulaire à base de synthèse architecturale. Nous spécifions aussi les caractéristiques nécessaires à un outil de synthèse comportementale pour son intégration dans le flot de conception industriel existant. Nous avons eu l'idée de combiner deux outils complémentaires de synthèse comportementale. L'application de cette méthode à un circuit industriel, nous a fourni de premiers résultats prometteurs : une réduction de la longueur des descriptions au cinquième, une réduction du temps de conception ainsi qu'un surplus en surface de seulement 5% par rapport à la méthode classique manuelle. Cependant, en appliquant notre méthode à un circuit plus complexe, nous avons mis en évidence les limites, à ce jour, des outils de synthèse architecturale utilisés dans cette thèse. Le temps de conception gagné par l'automatisation de la génération de l'architecture est perdu dans l'intégration des outils dans le flot de conception industriel existant.

Ce travail porte sur l'étude d'architectures dédiées à la segmentation d'images pour la vision industrielle. Nous nous sommes tournés vers des traitements issus de la morphologie mathématique, qui répondent aux exigences de la vision industrielle: généricité, robustesse, facilité de mise en oeuvre. Ces traitements sont basés sur la propagation de fronts de données selon les critères de géodésie et d'idempotence: ligne de partage des eaux, reconstruction, étiquetage, etc. Nous montrons leur efficacité dans des cas concrêts et établissons une liste des opérateurs qui seront implantés.<br />Deux approches architecturales sont abordées. Nous montrons, tout d'abord, qu'un automate cellulaire massivement parallèle permet de suivre simultanément tous les fronts de propagation, grâce à un mécanisme associatif visant àlimiter les contraintes de synchronization entre processeurs. cette architecture constitue une référence en terme d vitesse, mais aussi un outil d'étude du comportement des opérateurs géodésiques.<br />Ensuite, nous portons notre intérêt sur une architecture entrant mieux dans un contexte industriel. Elle repose sur des algorithmes génériques à balayage dépendant des données, que nous exposons. Il s'agit d'une machine pipe-line dans laquelle interviennent les parallélismes de flux, de contrôle et de données. Les difficultés rencontrées résident dans l'irrégularité inhérente aux algorithmes data-driven. Nous présentons une structure de données permettant l'accès simultané aux voisins d'un point quelconque et s 'acquittant d'un parcours non prédeterminé des points de l'image. La régularisation du flot d'instructions est également approfondie en se basant sur l'étude du comportement du processus de propagation dans des images d'origine industrielle. Cette architecture appelée SPIDDO conduit, pour la ligne de partage des eaux, à des vitesses de traitement de 40 ms lorsqu'elle est cadencée à 25 MHz.