Nous présentons ici un nouveau type de capteurs chimiques dont le principe repose sur la modification des propriétés mécaniques d'une micropoutre recouverte d'une couche sensible. L'adsorption d'espèces chimiques par cette couche modifie sa fréquence de résonance mais également sa courbure. La modélisation analytique des phénomènes physiques mis en jeu a permis l'optimisation de la géométrie des structures. Pour réaliser la mesure de la fréquence de résonance des micropoutres, celles-ci ont été insérées dans un oscillateur à contre-réaction. Les résultats expérimentaux ont mis en évidence la diminution de la fréquence de résonance en fonction de la masse additionnelle lors des dépôts de la couche sensible. Enfin, des détections de vapeur d'éthanol ont été réalisées. Les résultats obtenus ont ensuite été comparés aux modèles analytiques validant ainsi les mises en équation effectuées

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L'approche proposée se déroule selon un flot itératif en trois étapes. L'une concerne la modification et le développement rapide du modèle exécutable de l'architecture. Une autre vise le portage rapide des logiciels. La troisième est l'exploration d'architecture logicielle et matérielle. Un outil a été développé pour créer et modifier rapidement un HMPSoC à partir de sous-systèmes de traitement paramétrables. Une méthode permet d'adapter le logiciel sur une architecture, elle inclut: paramétrer manuellement le logiciel applicatif, l'extraction automatique des caractéristiques de l'architecture, la génération des sources de bas niveau. Enfin une méthode permet d'effectuer des simulations multi-niveaux des processeurs. Les simulations de haut niveau servent pour exécuter rapidement les logiciels embarqués, les simulations précises en mode bas niveau (ISS) pour mesurer les performances. Suivant les résultats, l'architecture et les logiciels sont modifiés et le cycle peut reprendre.

La part du logiciel est de plus en plus importante dans les circuits électroniques spécifiques. Ce logiciel, complexe, doit pouvoir être décrit en faisant abstraction du matériel : il est alors nécessaire de fournir une couche logicielle faisant l'interface entre le logiciel de haut niveau et l'architecture spécifique. Cette étape, appelée «ciblage logiciel» est uneétape fastidieuse qu'il serait intéressant d'automatiser. Ce mémoire propose de réaliser automatiquement cette étape en générant des systèmes d'exploitation spécifiques à l'architecture et à l'application logicielle. L'outil de ciblage présenté prend en entrée une spécification de l'architecture et de l'application, et produit en sortie le code des systèmes d'exploitation spécifiques pour chaque processeur en sélectionnant et assemblant des éléments contenus dans une bibliothèque. La spécification logicielle prend la forme de tâches interconnectées dont le comportement est indépendant de l'architecture : une API (pour «Application Programming Interface» en anglais) est fournie par les systèmes d'exploitation pour réaliser les opérations dépendant de l'architecture telles que les communications. Cet outil a été utilisé pour une application VDSL. L'objectif était de générer deux systèmes d'exploitation pour deux processeurs ARM7, avec plusieurs protocoles de communication et de synchronisation. Les systèmes générés se sont avérés de très petites tailles, et leurs performances se comparent favorablement à celles des systèmes d'exploitation commerciaux.

Le test en ligne assure une fonction de surveillance, permettant de combler les lacunes des techniques classiques de test hors ligne en ce qui concerne les aspects de sûreté de fonctionnement. Les systèmes digitaux linéaires représentent une classe importante de circuits utilisés dans nombreuses applications critiques militaire, nucléaire, spatiale etc.Pour cela, le problème de test en ligne des systèmes digitaux linéaires est très important car une erreur de données pendant le fonctionnement normal peut entraîner de graves conséquences.L'objet de ce travail de thèse est d'étudier et d'implémenter une nouvelle approche de conception et d'intégration des détecteurs de défauts en ligne pour les systèmes digitaux linéaires. La méthode proposée, de détection de fautes, est basée sur l'exploitation de la redondance analytique décrivant les relations entre l'historique des signaux d'entrées et de sorties du système sous test. Les algorithmes développés permettent aussi d'assurer une sensibilité minimale des détecteurs aux bruits alors qu'elle est maximale pour les fautes.

La conception d'un système électronique devient de plus en plus difficile pour des raisons de complexité et d'hétérogénéité sans cesse croissantes, ajouté à cela, les méthodes de travail et les compétences des concepteurs évoluent moins vite que les possibilités techniques d'intégration. Ces constatations amènent à la conclusion que les méthodes de conception actuelles avouent leurs limites et ont besoin d'évoluer. Le sujet de cette thèse porte sur une méthode de conception permettant d'appréhender de façon globale un système électronique complexe. Cette méthode repose sur une approche modulaire d'un système où sont séparés le comportement d'un module et les communications entre les modules. Le raffinement et la simulation de chaque module sont confiés aux outils habituels et adaptés au domaine d'application. La coordination globale est décrite au travers d'un langage de coordination et la simulation globale fait appel à la technique de cosimulation géographiquement répartie. L'environnement de raffinement des communications permet de préciser le comportement des communications afin de suivre le raffinement du comportement des modules jusqu'à la synthèse. La méthode présentée doit permettre de réduire significativement le temps de mise sur le marché d'un produit par son approche globale permettant de simuler très tôt un système. Cette méthode, et plus particulièrement l'environnement de cosimulation, a été utilisée avec succès lors d'une expérience menée en collaboration avec le CNET(France Télécom), ST–microelectronics et AREXSYS.

De nos jours, la réalisation d'un système électronique hétérogène composé de différents sous-systèmes (logiciel, matériel, mécanique, etc..), démarre par une spécification de haut niveau qui est ensuite divisée en différentes parties modélisées en différents langages. Ces nouvelles méthodes requièrent donc de nouvelles techniques d'aide à la conception et de validation afin de réduire le temps de mise sur le marché. La vérification par simulation de tels systèmes consiste à simuler conjointement les différentes parties du système en utilisant les simulateurs appropriés à leur type de modélisation. Ce type de simulation appelé cosimulation doit être réalisable à tous les niveaux de la spécification. Le sujet de cette thèse consiste à étudier un outil de validation par cosimulation. Cet outil doit pouvoir vérifier un système complet tout au long de son flot de conception par simulation à l'aide de simulateurs concurrentiels communicants. Chaque partie du système est simulée, éventuellement sur une machine distante pour respecter la délocalisation des groupes de travail, mais surtout par un simulateur spécifique à son domaine d'application. La cosimulation multiniveaux peut être de deux types. Le premier est la cosimulation fonctionnelle. Elle permet une validation de l'interconnexion des sous-systèmes entre eux. Le second est la cosimulation temporelle. Elle permet d'ajouter à la cosimulation fonctionnelle une synchronisation en temps des différents simulateurs. L'interface de cosimulation a été utilisée avec succès sur des applications industrielles, tout particulièrement sur des exemples du monde automobile chez PSA (Peugeot-Citroën). Au niveau multilangage, elle permet actuellement d'inclure des langages tels que SDL, COSSAP, MATLAB, SABER, VHDL et le C, bénéficiant ainsi d'une variété de langages pour la spécification.

La sûreté de fonctionnement des systèmes électroniques est un sujet de plus en plus complexe en raison des avancées technologiques et architecturales. Les structures comportant à la fois un grand nombre de composants et conçues à partir de technologies agressives sont parmi celles dont les problèmes de fiabilité doivent être considérés avec la plus grande attention. Parmi ces structures, les calculateurs parallèles intégrés, puissants accélérateurs de calcul dans un volume réduit, se doivent d'assurer un niveau de fiabilité élevé à ses utilisateurs. Dans cette thèse, nous proposons une méthode d'amélioration de la fiabilité dédiée à ces calculateurs fondée sur des techniques originales de test et de tolérance aux fautes. La méthode de tolérance aux fautes consiste en une reconfiguration du réseau sur 2 niveaux de hiérarchie physique, fondée sur la connaissance permanente de l'état de la structure obtenue par un test périodique ou concurrent. Nous montrons alors comment il est possible, au moyen d'un ajout matériel minimisé et modulaire, d'atteindre des taux de fiabilité équivalents à ceux d'un des composants de la structure d'origine.

Cette thèse propose des nouvelles méthodes de conception et de test des systèmes CMOS intégrés, permettant d'augmenter la fiabilité et la tolérance aux pannes en technologies submicroniques profonds, et répondre à l'augmentation des défauts non-décelables au test de fabrication et à la sensibilité accrue aux aléas dus aux rayons cosmiques. Pour améliorer la détection de fautes dans les circuits CMOS complexes, des capteurs de courant intégrés à haute vitesse et sensibilité fonctionnant sous faible tension d'alimentation sont proposés. Les algorithmes de mesure de courants IDDQ, développés parallèlement, sont analysés et optimisés en synergie avec des techniques de conception à faible consommation. L'utilisation de capteurs de courant a été étendue à un test en-ligne qui permet de détecter les fautes permanentes dans les applications critiques, et de corriger les erreurs dans les mémoires SRAM par codage de parité. Cette approche a été validée par des tests sous rayonnement sur des circuits prototypes. Une stratégie de conception de circuits CMOS immunes aux aléas indépendante de la technologie utilisée a été ensuite développée, basée sur des techniques de redondance locale. Sa validation expérimentale par des tests sous rayonnement a été effectuée sur des circuits prototypes réalisés en technologies CMOS commerciales de 1,2 , 0,8 et 0,25 microns. L'analyse des techniques de durcissement implantées a été faite à l'aide de méthodes de test intégré et en utilisant des équipements laser aux impulsions. Des mécanismes d'erreurs et une sensibilité aux aléas liés à la topologie ont été mis en évidence et caractérisés. En réponse, on a élaboré des règles de conception spécifiques, conduisant à un durcissement topologique aux aléas. Une bibliothèque de cellules séquentielles durcies a été développée, en vue de son utilisation dans un modem ASIC dédié à un satellite expérimental qui sera mis en orbite en 2001.