Les travaux présentés dans ce mémoire visent à analyser et optimiser le comportement des composants de protection haute tension contre les décharges électrostatiques (ESD) à leur déclenchement. Pour cela, deux approches ont été suivies : Un outil de mesure dédié, le "transient-TLP", a été développé. Cet outil est basé sur la correction mathématique des données mesurées à l'oscilloscope avec un système de mesure vf-TLP standard. L'erreur de mesure est inférieure à 2 %. La méthode, d'abord conçue pour des mesures sur wafer, a ensuite été appliquée pour mesurer des composants sur boîtier. A l'aide de cet outil, le comportement transitoire des protections ESD utilisées à Freescale a pu être analysé. En particulier, la simulation physique a permis de mieux comprendre l'origine physique de l'apparition d'un pic de surtension au déclenchement de ces composants et des solutions de dessin ont été proposées pour en réduire l'amplitude.

Nous présentons, ici, l'adaptation d'un procédé technologique de dépôt de par jet de matière, communément appelé jet d'encre, pour la réalisation de profil de phase sur un verre pixellisé. L'étude des phénomènes complexes, mis en jeu dans le procédé jet d'encre, nous a permis d'identifier et de comprendre les interactions fortes entre les propriétés physico-chimiques des liquides fonctionnels et les contraintes technologiques des têtes d'impression. Ainsi, le contrôle des paramètres d'impression nous a permis d'optimiser la formation des gouttes éjectées. Dans un second temps, l'étude des problématiques de remplissage des microstructures pixellisées a été abordée. Différentes stratégies d'impression ont été proposées pour limiter l'impact des défauts d'impression rencontrés. Un procédé informatique de tramage a ensuite été développé, pour définir un profil de phase et gérer spatialement la volumétrie des dépôts. Les étapes de scellement et de planarisation des films microstructurés remplis ont également été abordées ainsi que les difficultés liées à leur mise en Suvre. Enfin, un exemple de réalisation d'une lentille de Fresnel plane par procédé jet d'encre et sa caractérisation optique ont été détaillées, montrant ainsi le travail de développement réalisé lors de la thèse.

Dans un contexte économique fortement concurrentiel, les sociétés productrices de systèmes surveillent les évolutions technologiques susceptibles de diminuer leurs coûts. En particulier, les récents progrès des techniques en microélectronique, permettent aujourd'hui la fabrication à faible coût de systèmes évolués qui associent sur une seule et même puce, des composants électromécaniques sensoriels et des composants électroniques de traitement. La technique de gravure du substrat par la face avant (FSBM) a été récemment ouverte aux concepteurs pour la fabrication de microstructures en compatibilité avec le procédé microélectronique CMOS. A ce jour, peu d'applications utilisant la déformation de structures réalisées à l'aide cette technologie ont été identifiées.<br />L'objectif des travaux présentés dans cette thèse est le développement de méthodologies qui conduisent à la caractérisation de la technologie FSBM et à la conception de microsystèmes électromécaniques.<br />L'étude expérimentale d'une structure de test appelée "cantilever U-Shape" est présentée. Cette étude permet l'extraction des paramètres mécaniques qui ne sont pas caractérisés dans la cadre d'une utilisation traditionnelle de la technologie en microélectronique.<br />Afin de proposer aux concepteurs de MEMS des outils de simulation, le cantilever FSBM fait l'objet d'une modélisation qui s'appuie sur une étude théorique de poutres composites. Le codage de ces modèles dans le langage VHDL Analogique montre alors comment il est possible d'intégrer les composants mécaniques dans le flot de conception microélectronique.<br />L'utilisation conjointe des résultats de caractérisation et des modèles théoriques conduit finalement à l'évaluation de la structure "U-Shape" excitée par la force de Laplace en tant que capteur de champ magnétique. <br />En perspective à ces travaux, des solutions alternatives pour la mesure du champ magnétique à l'aide de microstructures sont proposées.

Ce travail propose une nouvelle voie de conception de micro-bolomètres non-refroidis, qui exploite la variation de résistance électrique avec la température au voisinage de 300 K de couches minces La0,7Sr0,3MnO3 déposées sur substrat de silicium. Un procédé de fabrication utilisant le micro-usinage du silicium a été optimisé afin de réduire la conductance thermique liant la couche mince au substrat. Nous avons vérifié que les propriétés électriques (résistivité électrique et bruit à basse fréquence) du La0,7Sr0,3MnO3 ne sont pas dégradées sur des ponts suspendus de largeur 2 ou 4 µm et de longueur 50 à 200 µm. La conductance thermique mesurée est bien décrite par un modèle analytique simple. L'isolation thermique du détecteur est réduite de 5 ordres de grandeur, augmentant d'autant la sensibilité des bolomètres. La détectivité spécifique dans la bande passante estimée à partir des mesures est égale à 1,1×1010 cm.Hz-1/2.W-1 à 1,5 µm et à 300 K, ce qui très proche de la limite théorique pour des détecteurs thermiques à 300 K (1,8×1010 cm.Hz-1/2.W-1). Nos détecteurs de rayonnement, dont les performances sont limités par le bruit de phonons, présentent des constantes de temps de réponse faible (<1 ms). Ils pourraient trouver préférentiellement des applications dans lesquelles un petit nombre de détecteurs et où une grande détectivité spécifique (ou une petite constante de temps de réponse) sont nécessaires. C'est par exemple le cas des applications pour la spectrométrie infrarouge ou des détecteurs de gaz de type non dispersif. Associés à des antennes, nos bolomètres pourraient également trouver des applications en détection THz.

Le point sensible inhérent à la commercialisation d'une technologie émergente est la maturité des processus utilisés garantissant la qualité de l'épitaxie, de la métallisation du contact de grille ou encore de la passivation. Les études de fiabilité s'imposent alors comme un aspect indissociable de la maturation de la technologie. En ce sens, les composants à grands gap représentent un réel problème car les outils classiques de caractérisation ne sont pas toujours adaptés aux contraintes imposées (thermiques, RF, DC...). Dans cette thèse, nous détaillons une technique originale pour améliorer la fiabilité des dispositifs AlGaN/GaN par diffusion de deutérium et nous présentons l'ensemble des résultats issus des campagnes de mesures menées à l'aide des outils disponibles sur des lots de composants issus des filières UMS et TRT. Les principaux résultats concernent les mesures de bruit basse fréquence, la caractérisation électrique, la spectroscopie des pièges profonds et les mesures en température de courant de grille qui ont été réalisés sur des lots de composants témoins et ayant subi différents types de stress.

Neuf ans sont passés depuis la découverte du graphène, tous très dense de travaux de recherche et publications que, petit à petit, ont mieux illuminé les propriétés de ce matériau extraordinaire. Avec une meilleure compréhension de ses meilleures qualités, une idée plus précise des applications que mieux pourront profiter de son use a été défini. Dispositifs à haute fréquence, comme mélangeurs et amplificateurs de puissance, et l'électronique Flexible et Transparent sont les domaines les plus prometteurs. Dans ces domaines une grande attention est dévouée à deux sujets : la réduction des dimensions des transistors à base de graphène, pour réduire le temps de propagation des porteurs de charge et atteindre des pourcentages de transport balistique toujours plus élevés ; et l'optimisation des parasites de contact. Tout les deux sont très bénéfiques pou la maximisation des figures de mérite du dispositif. En cette thèse, deux modèles ont été développés pour aborder ces sujets : le premier est dédié aux transistors quasi-balistiques de graphène de grande surface comme aussi aux transistors graphène nano-ruban. Ceci démontre la corrélation entre le transport balistique et diffusive et la longueur du dispositif, et extrait les courants DC grand signal et les transconductances. Le second reproduit la conduction à haute fréquence à travers le graphène et son impédance parasite de contact. Le dernier modèle a aussi motivé la conception et fabrication d'un test bed RF sur une technologie dédié sur plastique, fait qui permet la caractérisation RF de l'impédance de contact et de l'impédance spécifique d'interface avec du graphène monocouche accru par CVD.

La feuille de route d'ITRS prévoit que le nombre de processeurs dans la même puce va augmenter suivant une courbe exponentielle. Assurer la connexion entre les différents processeurs dans la même puce constitue un vrai défi quand le nombre des composants est important. L'utilisation d'un réseau sur puce est une solution efficace qui résout les problèmes des moyens classiques de connexion comme le bus et le point à point. Le réseau sur puce régulier coûte cher en termes de surface et d'énergie, c'est pourquoi la conception d'une architecture optimale représente une motivation majeure. En plus, avec la réduction de la taille des transistors, le temps de propagation dans les liens dépasse celui des portes logiques. En effet, il est indispensable de trouver de nouvelles techniques qui permettent de continuer le développement des circuits du semi conducteur. La conception 3D des circuits intégrés est une solution prometteuse qui peut réduire la longueur des liens, la surface de la puce et qui permet d'utiliser des technologies différentes dans la même architecture. Vu le manque d'implémentations réelles des architectures à base de multiprocesseurs avec la technique 3D, nous proposons dans cette thèse d'étudier les méthodologies de conception ASIC des architectures MPSOC à base du NoC 3D. Bien que les réseaux sur puce soient considérés comme une solution efficace pour le problème de connexions entre les processeurs, rares sont les travaux qui valident le NoC par une vraie implémentation sur FPGA/ASIC. Nous considérons que la validation d'un NoC par émulation nous permet de garantir la bonne fonctionnalité de notre architecture lors de l'implémentation en 3D. La technique de conception en 3D IC est confrontée à plusieurs problèmes comme le placement des connexions verticales, la dissipation de chaleur et le problème de partitionnement. Dans ce cadre, nous proposons dans cette thèse une nouvelle méthodologie de synthèse NoC 3D qui se base sur les algorithmes évolutionnaires. Nous avons implémenté une architecture MPSOC avec la technologie 3D de Tezzaron. Notre cas d'étude représente une architecture significative qui tient en considération les contraintes de la technologie 3D de Tezzaron.

Les liaisons par fibre optique sont une alternative sérieuse aux câbles électriques pour la transmission de signaux analogiques. A bord des satellites, elles permettent une réduction significative de la taille et de la masse des harnais de distribution vers les charges utiles, une meilleure isolation électromagnétique, et les applications TéraHertzs bénéficieront de leur bande passante très large. Au sol, la faible atténuation des fibres a des applications comme le partage d'une horloge ou la synchronisation des réseaux de stations sols ou d'antennes. Cette thèse propose des systèmes de transmissions optiques de signaux hyperfréquences, optimisés en gain et en bruit. La modulation par annulation de porteuse optique, ou DSB-CS, a été plus particulièrement étudiée. Enfin le signal reçu est conditionné par la synchronisation d'un oscillateur faible bruit : le bruit de phase du signal est ainsi amélioré et son niveau largement relevé.

Aujourd'hui le test de fabrication de circuits intégrés au niveau wafer s'appuie sur une technologie par contact entre l'équipement de test et les circuits à tester. Cette méthode souffre de plusieurs limitations telles que l'endommagement des plots de contact lorsque plusieurs tests sont necessaires en cours de fabrication du système. Pour pallier ces limitations, nous avons exploré une alternative de test basée sur communication sans fil. Pour cela une interface de test a été développée, cette interface doit être intégrée au sein de chaque dispositif à tester. Cette solution innovante entièrement développée au cours de ma thèse permet d'une part au testeur de diffuser simultanément les données de test vers tous les dispositifs du wafer, et d'autre part à chaque dispositif de retourner ses réponses vers le testeur. Cette interface a été développée pour permettre le test d'un dispositif en cours de fabrication (tous les éléments composant le système ne sont pas présent), et optimiser le temps de test de l'ensemble d'un wafer. Plusieurs campagnes de test sur des dispositifs réels nous ont permis de valider une solution au problème de l'alimentation des dispositifs sur le wafer. Cette solution s'appuie sur une distribution des alimentations par des rails insérées sur les lignes de découpage du wafer. Enfin, un prototype de notre interface de test sans fil a été réalisé sur une plateforme reconfigurable et nous a permis de valider son fonctionnement en testant un circuit du commerce.

Les travaux de cette thèse ont consisté à développer une méthodologie permettant de prédire, à l'aide d'un outil de simulation physique, le niveau de robustesse d'une structure de protection ESD réduisant ainsi le nombre d'itérations silicium. Cette méthode ne peut être appliquée que si un calibrage minutieux de la simulation est préalablement réalisé. L'originalité de notre méthodologie repose sur le fait que la simulation ne sera réalisée que dans le domaine de validité en température des modèles physiques utilisés (c'est-à-dire pour des températures inférieures à 600K). Plutôt que d'utiliser directement la valeur de la température comme critère de défaillance du composant, notre méthode se base sur des paramètres physiques dépendants de la température. Ces derniers sont le taux d'ionisation par impact (Gi) et celui de Schokley Read Hall (RSRH) dont l'extrapolation de leur évolution respective permet de prédire le niveau de robustesse ESD du composant. La méthode a été validée pour différents dispositifs ESD réalisés dans deux technologies de puissance intelligente (Smart Power : 0.35mm et 0.25mm) différentes. La méthodologie développée durant cette thèse procure donc le double avantage de prédire des niveaux de robustesse ESD précis (c'est-à-dire proches des valeurs mesurées) avec des temps de simulation considérablement réduits en comparaison avec ceux que consommeraient d'autres méthodes proposées dans la littérature.