Des techniques d'injection de fautes ont été utilisées depuis de nombreuses années pour évaluer la sûreté de systèmes ou de composants (matériels ou logiciels). Ces techniques sont fondées sur la création délibérée de fautes dans le système à tester, pendant l'exécution d'une application. Les sorties du système, et potentiellement certains signaux internes, sont enregistrés et ces données sont utilisées à la fin des expériences pour analyser le comportement du système en présence de fautes.<br />Le travail présenté dans cette thèse est focalisé sur des injections de fautes au niveau matériel, dans des circuits digitaux. Dans ce contexte, l'utilisation de prototypes a été proposé pour améliorer et accélérer la réalisation des campagnes d'injection. Les réseaux programmables (et en particulier les réseaux de type FPGA) sont de bons candidats pour implémenter de tels prototypes. La reconfiguration d'un FPGA peut toutefois nécessiter un temps assez long, ce qui peut constituer une limitation des techniques basées sur le prototypage, surtout si de nombreuses reconfigurations sont nécessaires pour réaliser l'injection des fautes. Afin de résoudre ce problème, cette thèse propose de mettre à profit les possibilités de reconfiguration partielle (ou locale) de certains réseaux. En utilisant cette possibilité, seule une partie du réseau doit être reconfigurée lorsque des modifications sont requises, ce qui conduit à des gains de temps notables lorsque seules quelques différences existent entre deux configurations successives.<br />Jusque là, le prototypage matériel n'a été employé que pour exécuter l'application sur des versions de circuits modifiées pour injecter les fautes souhaitées. L'injection elle-même était réalisée grâce à des dispositifs ajoutés dans le circuit et commandés par des signaux externes. Ces modifications étaient introduites soit dans la description de haut niveau (par exemple, VHDL comportemental) soit dans la description au niveau portes, avant d'implémenter le prototype. L'idée développée dans cette thèse est non seulement d'exécuter l'application sur un prototype, mais aussi de réaliser l'injection des fautes directement dans le composant (FPGA) en tirant profit des possibilités de reconfiguration. De cette façon, chaque injection (ou suppression) de faute nécessite une reconfiguration partielle du FPGA. En revanche, la description initiale du circuit n'a pas à être modifiée avant l'implémentation du prototype.<br />Cette thèse démontre la faisabilité d'une telle approche, pour deux types de fautes majeurs (les collages et les inversions de bits asynchrones, qui modélisent les fautes de type "Single Event Upset"). Le processus d'injection utilisant la reconfiguration partielle a été automatisé pour ces types de fautes dans le cas de prototypes implémentés sur des réseaux Virtex. Les avantages et les limitations par rapport aux techniques existantes ont été analysés. Enfin, la thèse conclut sur les principaux paramètres devant être optimisés pour implémenter un environnement d'injection de fautes fondé sur la reconfiguration partielle.

Cette thèse s'articule autour du concept "système de vision à base de rétine électronique". Le travail de cette thèse porte plus particulièrement sur la conception et la réalisation d'un capteur d'image CMOS logarithmique avec une fonction de compensation on-chip du BSF (Bruit Spatial Fixe). Les expériences récentes montrent qu'un capteur d'image ayant une réponse logarithmique, similaire à celle de l'œil humain, est très adapté pour des applications de vision. Cette réponse logarithmique donne non seulement un signal image directement proportionnel au contraste optique mais aussi une plage dynamique de fonctionnement très étendu liée à la compression opérée par la fonction logarithmique.<br />L'un des principaux problèmes dans un capteur d'image logarithmique, est le BSF. Ce bruit réduit la qualité de l'image et limite l'utilisation de ce type de capteur dans des applications de vision. Dans cette thèse, nous avons exploré une structure radicalement différente de celle utilisée par beaucoup d'autres chercheurs : utilisation d'une photodiode en mode photovoltaïque plutôt qu'en mode photoconducteur. Cette photodiode combinée avec un transistor d'initialisation permet de générer un signal de référence noir dans n'importe qu'elle condition lumineuse. Cette nouvelle approche ouvre la voie à une compensation on-chip du BSF simple et efficace. Ce photorécepteur a été intensément étudié dans cette thèse. Un circuit prototype a été conçu et fabriqué dans une technologie CMOS standard 0,8um via le service CMP français. Il a été entièrement testé et caractérisé. Le résultat expérimental a non seulement validé les prédictions théoriques mais aussi a démontré une bonne qualité de l'image et aussi une bonne sensibilité en condition de faible illumination. Certains problèmes de conception et phénomènes électriques ont été également étudiés dans cette thèse. Des solutions proposées à ces problèmes peuvent être intéressantes pour les concepteurs et les chercheurs dans ce domaine. A la fin, quelques questions en suspens sur le capteur d'image logarithmique ont été soulignées et des directions de recherche correspondantes ont été précisées.

Si on veut assurer de facon efficace les tests de conception, de fabrication, de maintenance et le test accompli au cours de<br />l'application pour les systemes electroniques, on est amene a integrer le test hors-ligne et le test en-ligne dans des circuits. Ensuite, pour que<br />les systemes complexes tirent profit des deux types de tests, une telle unification doit etre etendue du niveau circuit aux niveaux carte et module.<br />D'autre part, bien que l'integration des techniques de test hors-ligne et en-ligne fait qu'il est possible de concevoir des systemes pour toute<br />application securitaire, le materiel ajoute pour assurer une haute surete de fonctionnement fait que la fiabilite de ces systemes est reduite, car la<br />probabilite d'occurrence de fautes augmente. Confrontee a ces deux aspects antagoniques, cette these se fixe l'objectif de trouver un<br />compromis entre la securite et la fiabilite de systemes electroniques complexes. Ainsi, dans un premier temps, on propose une solution aux<br />problemes de test hors-ligne et de diagnostic qui se posent dans les etapes intermediaires de l'evolution vers les cartes 100% compatibles<br />avec le standard IEEE 1149.1 pour le test "boundary scan". Une approche pour le BIST ("Built-In Self-Test") des circuits et connexions<br />"boundary scan" illustre ensuite l'etape ultime du test hors-ligne de cartes. Puis, le schema UBIST ("Unified BIST") - integrant les techniques<br />BIST et "self-checking" pour le test en-ligne de circuits, est combine au standard IEEE 1149.1, afin d'obtenir une strategie de conception en vue<br />du test unifie de connexions et circuits montes sur des cartes et modules. Enfin, on propose un schema tolerant les fautes et base sur la<br />duplication de ces modules securitaires qui assure la competitivite du systeme resultant du point de vue de la fiabilite, tout en gardant sa surete<br />inherente

Le calcul câblé d'une transformée de Fourier permet d'accélérer très fortement son calcul. Des applications militaires ont vu des solutions pour de faibles nombres d'échantillons et avec des précisions limitées. Repousser ces barrières demande de diminuer la surface d'implantation. Un grand nombre de cellules de calcul, les papillons, utilisant des opérateurs sériels et travaillant en parallèle permet d'obtenir une meilleure précision et une forte vitesse. Le surcroît en surface a été vérifié au cours d'une implantation présentée avec ses perspectives. Une solution multipuce impose le choix d'une architecture à deux niveaux, papillons sériels et bus de communication parallèles, dont l'un est privilégié au niveau taux d'utilisation et fréquence de travail. La précision est fonction de celles des données originales et du nombre d'étapes, donc d'échantillons. Des opérateurs à taille variable permettent de jouer sur la précision et la surface ou la vitesse selon le nombre de barettes de papillons implantées. Les paramètres des opérateurs optimisent l'architecture d'une transformée de Fourier pour une décomposition donnée de celle-ci. Les bases 2 et 4 sont les seules réellement utilisées pour la décomposition au niveau du calcul. L'estimation de la surface et du temps de calcul démontre un gain pour des solutions cablées pour les bases 8 et 12. Les transformées multidimensionnelles présentent un phénomène d'erreur plus faible, à nombre total d'échantillons égal, en raison du plus grand nombre de coefficients exponentiels simples. Celles-ci sont la cible des applications civiles à grand nombre d'échantillons, imagerie ou données dans l'espace. La méthode cristallographique en fait partie, avec en plus la présence de nombreux échantillons à valeur nulle. Ce qui amène à étudier l'erreur dans le cas des matices creuses, pour utiliser dans certains cas des circuits existants au delà de leurs applications originales. Ces différentes voies permettent d'envisager le développement d'architectures cablées pour les transformées de Fourier à grand nombre d'échantillons, particulièrement dans le cas de transformées multidimensionnelles.

Cette thèse présente plusieurs travaux visant à l'amélioration de la synthèse architecturale réalisée à l'aide de l'outil de synthèse de haut niveau AMICAL. Un point clé de ce travail est la notion d'interactivité. Le processus de synthèse se décompose en un ensemble de raffinements successifs. L'utilisateur a la possibilité d'intervenir au cours de ces différentes étapes et d'agir manuellement, ou au contraire de laisser se dérouler seules l'ensemble des étapes tout en gardant une vision claire des actions effectuées. Ce dernier a de plus le choix entre plusieurs styles architecturaux qu'il pourra implémenter à son gré, ce qui autorise une grande flexibilité. Les points principaux abordés au cours de cette thèse sont les suivants: Les étapes et modèles successifs de raffinement au cours du processus de synthèse: chaque sous-tâche engendre un modèle architectural intermédiaire à partir duquel la sous-tâche suivante pourra agir. La notion d'interactivité: celle-ci inclue la mise au point d'un modèle de performance permettant d'estimer la qualité du circuit synthètisé, et permet au concepteur d'être le véritable acteur de la synthèse tout en l'assistant lors de la prise de décisions. La génération de plusieurs types d'architectures et les problèmes algorithmiques qui y sont liés.

Considérant les systèmes microélectroniques actuels, circuits comprenant des millions de transistors, cartes électroniques multi – couches et les MCMs (Modules Multi-puces), les activités de test et de diagnostic, que ce soit pour la validation de prototypes ou la maintenance, prennent de plus en plus d'importance et sont de plus en plus difficiles à réaliser.<br />Certes, l'adoption du standard IEEE 1149.1, plus connu sous le label Boundary Scan (BS) a permis de résoudre une grande partie des problèmes posés par les difficultés d'accès aux nœuds à tester, en remplaçant l'accès mécanique par un accès électronique. Mais actuellement le maché est loin d'être exclusivement fourni en composants munis de ce standard . par conséquent, on assise à l'apparition de systèmes hétérogènes du point de vue de la testabilité, composés de parties BS et d ‘autres non BS, pour lesquels il faut développer des méthodes de test et de diagnostic rencontrés dans ce type de systèmes.<br />Nous proposons dans le cadre de ce travail une méthodologie globale ainsi que son implémentation permettant de rapprocher cet objectif. Elle permet la génération et l'ordonnancement de séquences de test optimales permettant la détection de fautes à la fois dans les conglomérats de circuits BS et non BS, ainsi que sur leurs inter-connexions. Les modèles de collage logique, coupure et court-circuit sont pris en compte.<br />Au niveau du diagnostic, une première estimation des candidats à la faute est effectuée à l'aide d'une approche semi-qualitative. Le diagnostic est ensuite raffiné à l'aide d'une stratégie de recherche des meilleurs nœuds à tester, basée sur l'utilisation de la logique floue.<br />Cette méthodologie, qui s'applique aussi bien aux cartes qu'aux MCMs a été implémentée sous forme d'un outil interfacé avec des ATPGs commerciaux. Les résultats expérimentaux obtenus confirment la validité de l'approche.

Pour pouvoir intégrer sur une seule puce des systèmes toujours plus complexe comportant à la fois des fonctions numériques et analogiques, l'utilisation d'une méthodologie de conception hiérarchique est indispensable. Basée sur la modélisation comportementale de chaque élément du circuit, avant tout choix d'architecture, une telle approche permet en effet de réduire les temps de simulation, de conception et d'améliorer la fiabilité. Appliqué avec succès dans le domaine digital, ce paradigme doit maintenant être étendu à l'analogique. Cela est aujourd'hui possible grâce à l'offre récente de puissants langages de modélisation comportementale analogique et mixte. Cette thèse a permis d'introduire l'utilisation de ces langages au sein de la communauté des concepteurs, par le développement d'un environnement CAO d'aide à la conception de modèles analogiques et mixtes. Il est basé sur une bibliothèque fonctionnelle adaptée à la modélisation de circuits élémentaires (amplificateurs opérationnels) mais aussi de systèmes très complexes, tels qu'un système de sécurité air-bag. Plusieurs techniques de description ont été abordées :macro-modélisation SPICE et modélisation comportementale à l'aide de plusieurs langages dont les propriétés ont été comparées (FAS, CFAS, HDL-A et MAST). Cet environnement comporte aussi un outil de caractérisation analogique qui permet de générer rapidement les paramètres des modèles en fonction de mesures des performances du circuit associé, par des simulations électriques. En outre, pour faciliter les échanges de modèles et transférer des bibliothèques vers des langages différents, des traducteurs automatiques ont dû être élaborés, tels que FAS vers CFAS, FAS vers MAST et FAS vers HDL-A..

La pression pour la qualité et la mise sur le marché de systèmes embarqués monopuces fait que la validation de tels systèmes devient le point clé du processus de conception. La validation répond pour plus de la moitié du temps de conception. Mais à chaque jour la validation devient plus difficile car les systèmes sont de plus en plus hétérogènes. Cette hétérogénéité touche plusieurs aspects du système, comme les niveaux d'abstraction, les APIs et protocoles de communication, les langages de spécification, entre autres. Les points clés pour réduire le temps de validation sont : (1) maîtriser l'intégration des composants hétérogènes à travers de l'adaptation de la communication, (2) et générer automatiquement le modèle de simulation du système.<br />Ainsi, les contributions apportées par ce travail pour accélérer le temps de validation sont: (1) la proposition d'un modèle d'adaptateur de communication basé sur les services pour la cosimulation des systèmes hétérogènes embarqués ; (2) la proposition et l'implémentation d'un flot de génération automatique de modèles de simulation pour les systèmes hétérogènes embarqués. <br />Les approches proposées ont été validées sur deux systèmes hétérogènes embarqués : un modem VDSL et un encodeur MPEG-4.

Ce mémoire présente une technique de BIST dont l'interface est totalement numérique, pour le test fréquentiel de circuits analogiques et mixtes. L'objectif de cette approche est de faciliter les techniques de test à bas coût des Systèmes sur Puce, rendant le test des blocs mixtes compatibles avec l'utilisation de testeurs numériques. La génération de signal de test analogique est réalisée sur la puce elle-même par un filtrage passe-bas d'un train binaire encodé par un modulateur Sigma-Delta. L'analyse harmonique de la réponse analogique est également réalisée sur la puce en utilisant une modulation par un signal carré et une modulation par un modulateur Sigma-Delta. La génération de signal analogique et l'analyse de la réponse de test étant programmables numériquement sur la puce, la compatibilité avec un testeur numérique à faible coût est assurée. L'optimisation des signatures de test est discutée en détail pour trouver un compromis entre temps et qualité du test.

Ces dernières années, les circuits asynchrones sont apparus comme une solution naturelle aux problèmes de conception des circuits synchrones lies aux technologies submicroniques. En s'affranchissant d'une horloge globale et en utilisant un mécanisme de synchronisation locale, les circuits asynchrones se montrent plus fiables, robustes et modulaires que leurs équivalents synchrones. En plus, l'absence de horloge globale permet d'adresser des contraintes de faible consommation, faible bruit et sécurité. Cependant, l'intérêt croissant dans les circuits asynchrones se heurte au manque actuel de méthodes et outils d'aide à la conception de tels circuits.<br />Dans ce cadre, ce travail de thèse porte sur l'étude de la conception de chemins de données asynchrones QDI (de l'anglais, « quasi-delay insensitive »). Initialement, cette thèse propose et évalue une méthode de comparaison de différentes implémentations des circuits asynchrones. Par la suite, les deux principaux opérateurs arithmétiques sont étudiés : les additionneurs et les multiplieurs. Dans cette étude, plusieurs architectures ont été évaluées et l'impact de différents codages de données ont été examinés. La méthode de comparaison et la génération d'opérateurs arithmétiques ont été automatisées de façon à permettre aux concepteurs de circuits de choisir l'implémentation plus adéquate aux contraintes de conception.<br />L'expertise obtenue par l'étude d'opérateurs arithmétiques a aussi permis de généraliser certaines recommandations à la conception de toutes chemins de données asynchrones. Ces recommandations sont à l'origine d'une méthodologie de conception de chemins de données asynchrones. Les résultats de ce travail enrichissent l'outil de conception qu'aide à combler l'espace entre les concepteurs et les circuits asynchrones.