A Internet das Coisas é um novo paradigma de comunicação que estende o mundo virtual (Internet) para o mundo real com a interface e interação entre objetos. Ela possuirá um grande número de dispositivos heteregôneos interconectados, que deverá gerar um grande volume de dados. Um dos importantes desafios para seu desenvolvimento é se guardar e processar esse grande volume de dados em aceitáveis intervalos de tempo. Esta pesquisa endereça esse desafio, com a introdução de serviços de análise e reconhecimento de padrões nas camadas inferiores do modelo de para Internet das Coisas, que procura reduzir o processamento nas camadas superiores. Na pesquisa foram analisados os modelos de referência para Internet das Coisas e plataformas para desenvolvimento de aplicações nesse contexto. A nova arquitetura de implementada estende o LinkSmart Middeware pela introdução de um módulo para reconhecimento de padrões, implementa algoritmos para estimação de valores, detecção de outliers e descoberta de grupos nos dados brutos, oriundos de origens de dados. O novo módulo foi integrado à plataforma para Big Data Hadoop e usa as implementações algorítmicas do framework Mahout. Este trabalho destaca a importância da comunicação cross layer integrada à essa nova arquitetura. Nos experimentos desenvolvidos na pesquisa foram utilizadas bases de dados reais, provenientes do projeto Smart Santander, de modo a validar da nova arquitetura de IoT integrada aos serviços de análise e reconhecimento de padrões e a comunicação cross-layer. / The Internet of Things is a new communication paradigm in which the Internet is extended from the virtual world to interface and interact with objects of the physical world. The IoT has high number of heterogeneous interconnected devices, that generate huge volume data. The most important IoT challenges is store and proccess this large volume data. This research addresses this issue by introducing pattern recognition services into the lower layers of the Internet of Things reference model stack and reduces the processing at the higher layers. The research analyzes the Internet of Things reference model and Middleware platforms to develop applications in this context. The new architecture implementation extends the LinkSmart by introducing a pattern recognition manager that includes algorithms to estimate parameters, detect outliers, and to perform clustering of raw data from IoT resources. The new module is integrated with the Big Data Haddop platform and uses Mahout algorithms implementation. This work highlights the cross-layer communication intregated in the new IoT architecture. The experiments made in this research using the real database from Smart Santander Framework to validate the new IoT architecture with pattern recognition services and cross-layer communication.

Submitted by Automação e Estatística (sst@bczm.ufrn.br) on 2018-05-02T22:45:42Z No. of bitstreams: 1 PedroYochinoriGushiken_DISSERT.pdf: 3706178 bytes, checksum: dc201d9731df110652d243e6cf760cf1 (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2018-05-07T21:32:10Z (GMT) No. of bitstreams: 1 PedroYochinoriGushiken_DISSERT.pdf: 3706178 bytes, checksum: dc201d9731df110652d243e6cf760cf1 (MD5) / Made available in DSpace on 2018-05-07T21:32:10Z (GMT). No. of bitstreams: 1 PedroYochinoriGushiken_DISSERT.pdf: 3706178 bytes, checksum: dc201d9731df110652d243e6cf760cf1 (MD5) Previous issue date: 2018-01-31 / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / Neste trabalho mostramos a técnica de estimação de parâmetros para plantas lineares invariantes no tempo conhecida como adaptação de segundo nível baseada em múltiplos modelos de identificação por regressão linear, tanto para o caso de uma planta de ordem 1 quanto para o caso de uma planta de ordem n onde apenas a entrada e a saída da planta estão disponíveis para medição (SISO). Propomos uma modificação na lei adaptativa da adaptação de segundo nível baseada no acúmulo de informações do transitório. Em todos os casos verificamos por simulação que as estimativas entregues pela adaptação de segundo nível convergem muito mais rapidamente para os valores corretos que as estimativas entregues por modelos de identificação individuais e que a modificação proposta aumenta a velocidade e suaviza a convergência das estimativas. Aplicamos a adaptação de segundo nível com base em modelos de identificação por regressão linear atualizados pelo método do gradiente ao problema do controle adaptativo por modelo de referência (MRAC) de uma planta SISO de ordem 1 e ao caso de uma planta de ordem n e grau relativo unitário, este caso com o gradiente normalizado. Resultados de simulação mostram que o sinal de controle gerado com adaptação de segundo nível produz melhores resultados de rastreamento do modelo de referência quando comparada aos modelos de identificação individuais. Além disso, comparamos o MRAC indireto baseado em adaptação de segundo nível ao Controle Adaptativo por Modelo de Referência e Estrutura Variável (VS-MRAC). / In this dissertation we demonstrate the concept of second level adaptation as a parameter estimation method based on multiple linear regression identification models for the case of a plant of order unity, and the case of a plant of order n with single input and output available for measurement (SISO). We propose a modified form of the adaptive law for second level adaptation based on integration of transient information. In all cases simulation studies show that the estimates reach their true values faster with second level adaptation compared to individual identification models and that the proposed modification is even faster and also smoother in this regard. We apply second level adaptation based on linear regression identification models updated through the gradient method to the problem of model reference adaptive control (MRAC) in the case of an order 1 plant and the case of an order n and relative degree one SISO plant, in this case with normalized gradient method. Simulation results show that the control signal generated with second level adaptation yields better results of model reference tracking compared to individual identification models. We also compare the indirect MRAC based on second level adaptation to the variable structure model reference adaptive control (VS-MRAC) scheme.

A crescente procura por software de qualidade vem causando grande pressão sobre as empresas que trabalham com desenvolvimento de software. As entregas de produtos de software dentro do prazo e custo previstos vêm se tornando, a cada dia, um diferencial importante nesse ramo de atividade. Nesse sentido, as empresas procuram por metodologias que propiciem o desenvolvimento de produtos com qualidade, e que respeitem o custo e prazo previstos. Em resposta a essas necessidades, surgiu uma nova classe de metodologias de desenvolvimento de software, conhecidas como metodologias ágeis. Este trabalho apresenta um estudo realizado sobre as principais características existentes nessa nova classe de metodologias. Uma análise permitiu a identificação de semelhanças e diferenças existentes entre elas, o que possibilitou a criação de um modelo de referência para o desenvolvimento ágil de software. O modelo foi utilizado em uma avaliação de processo baseada no modelo de avaliação da ISO/IEC 15504. A avaliação permitiu a identificação de forças e fraquezas no processo avaliado e possibilitou a definição de ações de melhoria para que o processo avaliado se assemelhasse à um processo de desenvolvimento ágil. Palavra-chave: Metodologia ágil de desenvolvimento. Modelo de referência. Processo de desenvolvimento de software. Avaliação de processo de software / The vast demand for software with quality is causing a great pressure on the companies which work with software development. The delivery of software products within the schedule and cost is becoming, every day, an important issue in this area. Therefore, companies are seeking for methodologies to develop products with quality, within the timetable and the cost. Considering these needs, it became a new class of software development methodologies, known as agile methodologies. This research shows a work done upon the main existing characteristics in this new class of methodologies. An analysis allowed the identification of the existing similarities and differences among them, which it made possible to create a new reference model for agile software development. The agile model was used in process assessment based on assessment model from ISO/IEC 15504. The assessment alowed a identification of power and weakness on the process and alowed a definition of improvement action to the process with the intention of to approach the agile development process

A verificação funcional é o conjunto de tarefas destinado a descobrir erros gerados durante o projeto de circuitos integrados, e representa um importante desafio ao influenciar fortemente a eficiência do ciclo inteiro de produção. Estima-se que até 80% dos custos totais de projeto são devidos à verificação, tornando esta atividade o gargalo principal para reduzir o time-to-market. Tal problemática tem provocado a aparição de diversas estratégias para diminuir o esforço, ou para aumentar a capacidade de cobertura da verificação. Por um lado existe a simulação, que permite descobrir um número razoável de erros de projeto; porém, a lentidão da simulação de descrições RTL torna mínima a cobertura real de estados. Por outro lado, os métodos formais de verificação fornecem alta cobertura de estados. Um deles é a checagem de modelos, que checa a validade de um conjunto de propriedades para todos os estados do projeto sob verificação. No entanto, esta técnica padece do problema de explosão de estados, e da dificuldade de especificar um conjunto robusto de propriedades. Outra alternativa formal é a checagem de equivalência que, ao invés de verificar propriedades, compara o projeto com um modelo de referência. No entanto, a checagem de equivalência tradicional é aplicável, unicamente, a descrições no mesmo nível de abstração, e com interfaces idênticas. Como fato importante, não foram encontrados registros na literatura de sobre a verificação formal de descrições RTL, considerando ambos os aspectos computacionais (presentes no modelo de referência) e de comunicação às interfaces (provenientes da especificação funcional de protocolo). Neste trabalho apresenta-se uma metodologia de verificação formal, através do uso de técnicas de checagem de equivalência para determinar a validade de uma implementação em RTL, comparando-a com um modelo de referência em alto nível, e com um modelo formal do protocolo de comunicação. Para permitir tal checagem, a metodologia baseia-se no conceito de sequências de estados, ao invés de estados individuais como na checagem de equivalência tradicional. As discrepâncias entre níveis diferentes de abstração são consideradas, incluindo alfabetos diferentes, mapeamento entre estados, e dessemelhanças temporais. A caracterização e solução do problema são desenvolvidas através de um quadro teórico, onde se apresentam conceitos, e definições, cuja validade é provada formalmente. Uma ferramenta para aplicação prática da metodologia foi desenvolvida e aplicada sobre diferentes tipos de descrições RTL, escritas nas linguagens VHDL e SystemC. Os resultados demonstram efetividade e eficiência na verificação formal de circuitos digitais que incluem, mas não se limitam à correção de erros, encriptação, processamento de imagens, e funções matemáticas. Também, evidencia-se a capacidade da ferramenta para descobrir erros de tipo combinatório e sequencial injetados propositalmente, relacionados com a funcionalidade do modelo de referência, assim como, com a da especificação do protocolo de comunicação, dentro de tempos e número de iterações praticáveis em casos reais. / Functional verification is the group of tasks aiming the discovery of bugs created during integrated circuit design, and represents an important challenge by its strong influence on efficiency throughout production cycles. As an estimative, up to 80% of the whole design costs are due to verification, which makes verification the greatest bottleneck while attempting to reduce time-to-market. Such problem has given rise to a series of techniques to reduce the effort, or to increase verification coverage capability. On the one side, simulation allows finding a good number of bugs, but it is still far from reaching high state coverage because of RTL cycle-accurate slowness. On the other side, formal approaches supply high state coverage. Model checking, for instance, checks the validness of a set of properties for all designs states. However, a strong disadvantage resides in defining and determining the quality of the set of properties to verify, not to mention state explosion. Sequential equivalence checking, which instead of checking properties compares the design with a reference model. Nevertheless, traditionally it can only be applied between circuit descriptions where a one-to-one correspondence for states, as well as for memory elements, is expected. As a remarkable issue, no works were found in literature that dealt with formal verification of RTL designs, while taking care of both computational aspects, present in the high-level reference model, and interface communication aspects, which proceed from the protocol functional specification. This work presents a formal verification methodology, which uses equivalence checking techniques, to validate RTL descriptions through direct comparison with a high-level reference model, and with formal model of the communication protocol. It is based on extracting and comparing complete sequences of states, instead of single states as in traditional equivalence checking, in order to determine if the design intention is maintained in RTL implementation. The natural discrepancies between system level and RTL code are considered, including non-matching interface and memory elements, state mapping, and process concurrency. For the complete problem characterization and solution, a theoretical framework is introduced, where concepts and definitions are provided, and whose validity is formally proved. A tool to apply systematically the methodology was developed and applied on different types of RTL descriptions, written in VHDL and SystemC languages. The results show that the approach may be applied effectively and efficiently to verify formally digital circuits that include, but are not limited to error correction, encryption, image processing, and math functions. Also, evidence has been obtained about the capacity of the tool to discover both combinatory and sequential bugs injected on purpose, related with computational and protocol functionalities, on real scenarios.

A verificação funcional é o conjunto de tarefas destinado a descobrir erros gerados durante o projeto de circuitos integrados, e representa um importante desafio ao influenciar fortemente a eficiência do ciclo inteiro de produção. Estima-se que até 80% dos custos totais de projeto são devidos à verificação, tornando esta atividade o gargalo principal para reduzir o time-to-market. Tal problemática tem provocado a aparição de diversas estratégias para diminuir o esforço, ou para aumentar a capacidade de cobertura da verificação. Por um lado existe a simulação, que permite descobrir um número razoável de erros de projeto; porém, a lentidão da simulação de descrições RTL torna mínima a cobertura real de estados. Por outro lado, os métodos formais de verificação fornecem alta cobertura de estados. Um deles é a checagem de modelos, que checa a validade de um conjunto de propriedades para todos os estados do projeto sob verificação. No entanto, esta técnica padece do problema de explosão de estados, e da dificuldade de especificar um conjunto robusto de propriedades. Outra alternativa formal é a checagem de equivalência que, ao invés de verificar propriedades, compara o projeto com um modelo de referência. No entanto, a checagem de equivalência tradicional é aplicável, unicamente, a descrições no mesmo nível de abstração, e com interfaces idênticas. Como fato importante, não foram encontrados registros na literatura de sobre a verificação formal de descrições RTL, considerando ambos os aspectos computacionais (presentes no modelo de referência) e de comunicação às interfaces (provenientes da especificação funcional de protocolo). Neste trabalho apresenta-se uma metodologia de verificação formal, através do uso de técnicas de checagem de equivalência para determinar a validade de uma implementação em RTL, comparando-a com um modelo de referência em alto nível, e com um modelo formal do protocolo de comunicação. Para permitir tal checagem, a metodologia baseia-se no conceito de sequências de estados, ao invés de estados individuais como na checagem de equivalência tradicional. As discrepâncias entre níveis diferentes de abstração são consideradas, incluindo alfabetos diferentes, mapeamento entre estados, e dessemelhanças temporais. A caracterização e solução do problema são desenvolvidas através de um quadro teórico, onde se apresentam conceitos, e definições, cuja validade é provada formalmente. Uma ferramenta para aplicação prática da metodologia foi desenvolvida e aplicada sobre diferentes tipos de descrições RTL, escritas nas linguagens VHDL e SystemC. Os resultados demonstram efetividade e eficiência na verificação formal de circuitos digitais que incluem, mas não se limitam à correção de erros, encriptação, processamento de imagens, e funções matemáticas. Também, evidencia-se a capacidade da ferramenta para descobrir erros de tipo combinatório e sequencial injetados propositalmente, relacionados com a funcionalidade do modelo de referência, assim como, com a da especificação do protocolo de comunicação, dentro de tempos e número de iterações praticáveis em casos reais. / Functional verification is the group of tasks aiming the discovery of bugs created during integrated circuit design, and represents an important challenge by its strong influence on efficiency throughout production cycles. As an estimative, up to 80% of the whole design costs are due to verification, which makes verification the greatest bottleneck while attempting to reduce time-to-market. Such problem has given rise to a series of techniques to reduce the effort, or to increase verification coverage capability. On the one side, simulation allows finding a good number of bugs, but it is still far from reaching high state coverage because of RTL cycle-accurate slowness. On the other side, formal approaches supply high state coverage. Model checking, for instance, checks the validness of a set of properties for all designs states. However, a strong disadvantage resides in defining and determining the quality of the set of properties to verify, not to mention state explosion. Sequential equivalence checking, which instead of checking properties compares the design with a reference model. Nevertheless, traditionally it can only be applied between circuit descriptions where a one-to-one correspondence for states, as well as for memory elements, is expected. As a remarkable issue, no works were found in literature that dealt with formal verification of RTL designs, while taking care of both computational aspects, present in the high-level reference model, and interface communication aspects, which proceed from the protocol functional specification. This work presents a formal verification methodology, which uses equivalence checking techniques, to validate RTL descriptions through direct comparison with a high-level reference model, and with formal model of the communication protocol. It is based on extracting and comparing complete sequences of states, instead of single states as in traditional equivalence checking, in order to determine if the design intention is maintained in RTL implementation. The natural discrepancies between system level and RTL code are considered, including non-matching interface and memory elements, state mapping, and process concurrency. For the complete problem characterization and solution, a theoretical framework is introduced, where concepts and definitions are provided, and whose validity is formally proved. A tool to apply systematically the methodology was developed and applied on different types of RTL descriptions, written in VHDL and SystemC languages. The results show that the approach may be applied effectively and efficiently to verify formally digital circuits that include, but are not limited to error correction, encryption, image processing, and math functions. Also, evidence has been obtained about the capacity of the tool to discover both combinatory and sequential bugs injected on purpose, related with computational and protocol functionalities, on real scenarios.

Submitted by Joana Azevedo (joanad@id.uff.br) on 2017-08-22T19:01:56Z No. of bitstreams: 1 Dissert José Francisco Penido Xavier.pdf: 2135252 bytes, checksum: cb7d34022557de01bf39c24cbf92c593 (MD5) / Approved for entry into archive by Biblioteca da Escola de Engenharia (bee@ndc.uff.br) on 2017-09-04T16:20:18Z (GMT) No. of bitstreams: 1 Dissert José Francisco Penido Xavier.pdf: 2135252 bytes, checksum: cb7d34022557de01bf39c24cbf92c593 (MD5) / Made available in DSpace on 2017-09-04T16:20:18Z (GMT). No. of bitstreams: 1 Dissert José Francisco Penido Xavier.pdf: 2135252 bytes, checksum: cb7d34022557de01bf39c24cbf92c593 (MD5) Previous issue date: 2017-01-03 / As Instituições Públicas de Ensino necessitam de métodos, técnicas e ferramentas gerenciais para auxiliar na gestão de seus processos. O Governo implementou um modelo de excelência em Gestão Pública para contribuir com a melhoria da capacidade de governança e governabilidade das estruturas executivas que deve ser modelado de acordo com as suas premissas. A partir da percepção da necessidade de mudanças na gestão do Cefet/RJ, Campus Maracanã, responsável pelo ensino e pesquisa nas áreas do ensino médio/técnico, tecnológico e superior, esta dissertação tem por objetivo propor um modelo de gestão organizacional baseado nos modelos de referência da qualidade e excelência e Gespública com a finalidade de investigar e caracterizar os elementos da atual gestão do Cefet-RJ através da abordagem do estudo de caso, com a utilização de entrevistas, análise de documentos e questionários realizados com a comunidade. Identificou-se que o modelo de gestão da instituição estudada caracteriza-se como misto, pois tanto o sistema de gestão burocrático quanto o colegiado são observados no estudo. A construção do Meta-Modelo ocorrerá com a integração de diferentes modelos de referência condicionado a uma abordagem sintética e compreensiva, especificando os componentes dos requisitos do Artefato. A escolha da abordagem pelo conceito de Design Science pretende desenvolver soluções que tragam melhorias para a gestão atual, resolvendo problemas que com a criação do artefato que está na interface entre o conceitual e o praticado. Acredita-se, portanto, que o artefato modelo é capaz de promover uma cultura de melhoria contínua do gerenciamento dos processos internos e a análise da aderência da gestão do Cefet-RJ ao artefato conceitual, que é um conjunto de proposições que expressam a relação entre os elementos, formando os requisitos. A pesquisa foi desenvolvida a partir do referencial teórico-conceitual adquirido com um estudo exploratório que posteriormente tornou-se a base para o desenvolvimento de um Meta-Modelo que promoveu o destaque da fragilidade do modelo de gestão atual praticado pela instituição de ensino analisada e as características principais que determinaram a aderência ou não aderência aos requisitos apresentados como solução para a melhoria do processo de gestão para a qualidade com excelência em um processo de ensino, bem como a apresentação de uma proposta sugestiva para a implantação e implementação do Artefato. Desta forma, obteve-se como conclusão que não existe aderência significativa do modelo de gestão praticado com o Meta-Modelo desenvolvido com base na pesquisa. A partir deste resultado, acredita-se que se aplicado, o modelo proposto trará benefícios para a gestão, pois, promoverá soluções quanto aos problemas gerados por procedimentos inadequados que não são os melhores para a execução das atividades que compõem o processo de gestão de uma instituição pública de ensino. Por fim, este trabalho apresenta o artefato modelo e também sugestões para pesquisas posteriores acerca do tema abordado. / The Public Educational Institutions need methods, techniques and management tools to assist in the management of their processes. The Government has implemented a model of excellence in Public Management to contribute to the improvement of the governance and governance capacity of executive structures that must be shaped according to its premises. Campus Maracanã, responsible for teaching and research in the areas of secondary / technical, technological and higher education, this dissertation aims to propose a model of organizational management based on the models of Reference of quality and excellence and Gespública with the purpose of investigating and characterizing the elements of the current management of Cefet-RJ through the approach of the case study, with the use of interviews, document analysis and questionnaires conducted with the community. It was identified that the management model of the studied institution is characterized as mixed, since both the bureaucratic and collegiate management system are observed in the study. The construction of the Meta-Model will occur with the integration of different reference models conditioned to a synthetic and comprehensive approach, specifying the components of the requirements of the Artifact. The choice of approach by the concept of Design Science aims to develop solutions that bring improvements to the current management, solving problems that with the creation of the artifact that is at the interface between the conceptual and the practiced. It is believed, therefore, that the model artifact is capable of promoting a culture of continuous improvement of the management of internal processes and the analysis of the adherence of the Cefet-RJ management to the conceptual artifact, which is a set of propositions that express the relation between The elements, forming the requirements. The research was developed from the theoretical-conceptual framework acquired with an exploratory study that later became the basis for the development of a Meta-Model that promoted the highlight of the fragility of the current management model practiced by the analyzed teaching institution and the Main characteristics that determined the adherence or non-adherence to the requirements presented as solution for the improvement of the management process for quality with excellence in a teaching process, as well as the presentation of a suggestive proposal for the implementation and implementation of the Artifact. Thus, it was concluded that there is no significant adherence of the management model practiced with the Meta-Model developed based on the research. The results obtained with the analysis of the data demonstrate that if applied, the proposed model will bring benefits to the management, including to define the procedures conditioning the operations to the appropriate requirements to the management model of a public educational institution that has its peculiarities. Finally, this paper presents the model artifact and also suggestions for further research on the subject. / The Public Educational Institutions need methods, techniques and management tools to assist in the management of their processes. The Government has implemented a model of excellence in Public Management to contribute to the improvement of the governance and governance capacity of executive structures that must be shaped according to its premises. Campus Maracanã, responsible for teaching and research in the areas of secondary / technical, technological and higher education, this dissertation aims to propose a model of organizational management based on the models of Reference of quality and excellence and Gespública with the purpose of investigating and characterizing the elements of the current management of Cefet-RJ through the approach of the case study, with the use of interviews, document analysis and questionnaires conducted with the community. It was identified that the management model of the studied institution is characterized as mixed, since both the bureaucratic and collegiate management system are observed in the study. The construction of the Meta-Model will occur with the integration of different reference models conditioned to a synthetic and comprehensive approach, specifying the components of the requirements of the Artifact. The choice of approach by the concept of Design Science aims to develop solutions that bring improvements to the current management, solving problems that with the creation of the artifact that is at the interface between the conceptual and the practiced. It is believed, therefore, that the model artifact is capable of promoting a culture of continuous improvement of the management of internal processes and the analysis of the adherence of the Cefet-RJ management to the conceptual artifact, which is a set of propositions that express the relation between The elements, forming the requirements. The research was developed from the theoretical-conceptual framework acquired with an exploratory study that later became the basis for the development of a Meta-Model that promoted the highlight of the fragility of the current management model practiced by the analyzed teaching institution and the Main characteristics that determined the adherence or non-adherence to the requirements presented as solution for the improvement of the management process for quality with excellence in a teaching process, as well as the presentation of a suggestive proposal for the implementation and implementation of the Artifact. Thus, it was concluded that there is no significant adherence of the management model practiced with the Meta-Model developed based on the research. The results obtained with the analysis of the data demonstrate that if applied, the proposed model will bring benefits to the management, including to define the procedures conditioning the operations to the appropriate requirements to the management model of a public educational institution that has its peculiarities. Finally, this paper presents the model artifact and also suggestions for further research on the subject.

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / This work proposes two vector control schemes for permanent magnet synchronous motors. They are destined to speed and position control, respectively, and are based on a control law called VS-RMRAC. Not being yet applied to the electric machines control, the VS-RMRAC control law presents robustness features that are potentially advantageous from the point of view of the closed loop PMSM dynamics. It also presents well established design and robust stability conditions, which makes its digital implementation easier. Both control structures are described and its respective design methods are presented. From simulation results, the behavior and performance of both structures are analyzed in face of load disturbances and parameter uncertainties. The speed control scheme and its simulation results are validated experimentally. This scheme is digitally implemented with fixed-point arithmetic using a TMS320F2812 DSP. Both schemes with its potentialities and limitations are then discussed. / Este trabalho propõe duas estratégias de controle vetorial para motores síncronos a ímãs permanentes (MSIP s). Destinam-se ao controle de velocidade e de posição, respectivamente, e são baseados em uma lei de controle chamada VS-RMRAC. Não tendo sido aplicado ainda ao controle de máquinas elétricas, a lei de controle VS-RMRAC apresenta características de robustez que são potencialmente vantajosas do ponto de vista da dinâmica em malha fechada de MSIP s. Também apresenta condições de projeto e estabilidade robusta bem estabelecidas para o tempo discreto, o que facilita sua implementação digital. Ambas as estruturas de controle são descritas e suas respectivas metodologias de projeto são apresentadas. A partir de resultados de simulação, o comportamento e desempenho de ambas são analisados frente a perturbações de carga e incertezas paramétricas. O esquema de controle de velocidade e seus resultados de simulação são validados experimentalmente. Este esquema é implementado digitalmente com aritmética de ponto fixo utilizando DSP TMS320F2812. As potencialidades e limitações de ambos os esquemas são, por fim, discutidos.

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / This work presents the development of a novel digital acceleration controller for sinusoidal vibration tests using switching-mode AC power source (ACPS) fed electrodynamic vibration machines. The proposed scheme is based on the interaction of two control loops: one for the shaker's acceleration regulation and another for the ACPS output voltage control. A robust model reference adaptive algorithm (RMRAC) is used in the voltage control loop. To reduce the effects caused by the plant's parameters variations as well harmonic vibrations and resonances of the test specimen, the acceleration feedback controller is augmented with a feedforward and a robust controller. Experimental results show that the proposed system is capable to achieve excellent acceleration reference tracking performance and robustness in the closed loop control from 20 Hz to 200 Hz. Investigations shall be performed to evaluate the response of this scheme when controlling vibrations as fast as 2000 Hz. A specific instrumentation system has been developed to feedback the electrodynamic vibration machine's acceleration. The proposed solution employs piezoelectric accelerometers, voltage mode preamplifiers, circuit for signal conditioning, analog to digital conversion and filtering. A study concerning the commonly used vibration measurement techniques and the design procedure, simulation, implementation and experimental results are described in detail. / Esse trabalho apresenta o desenvolvimento de um novo tipo de controlador digital de aceleração para ensaios com vibrações senoidais em máquinas de vibra ção eletrodinâmicas supridas por fontes de potência CA com comutação. O esquema proposto é baseado na interação entre duas malhas de controle: uma para regulação de aceleração da máquina de vibração e outra para ajuste da tensão de saída da fonte de potência CA. Um algoritmo adaptativo robusto por modelo de referência (RMRAC) é utilizado na malha de controle de tensão. Os efeitos de variações paramétricas existentes na planta bem como de vibrações harmônicas e ressonâncias do objeto ensaiado são minimizados com o uso de um controlador feedforward e um controlador feedforward robusto na malha de aceleração. Resultados experimentais demonstram que o sistema proposto é capaz de garantir excelente rastreamento da aceleração de referência e robustez em malha fechada entre 20 Hz e 200 Hz, necessitando ainda de investigação para controle de vibrações tão rápidas quanto 2000 Hz. A realimentação da aceleração da máquina é realizada com o desenvolvimento de uma instrumentação adequada a esse fim. A solução proposta utiliza acelerômetros piezoelétricos, pré-amplificadores modo tensão, circuito para condicionamento de sinais, conversão analógico-digital e filtragem. Um estudo sobre as principais técnicas utilizadas em medições de vibrações bem como a metodologia de projeto, simulação, implementação e testes experimentais são descritos detalhadamente.