This paper investigates the device behavior of a novel pseudo tri-gate ultrathin channel vertical MOSFET with source/drain tie (S/D tie), the PTG-SDT VMOS. The S/D tie (SDT) of this novel device circumvents short channel effect (SCEs). A double- surround-gate (the mid-gate and the spacer gate) is also presented to investigate the effect of S/D tie. According to the 2D simulation, three kinds of pseudo vertical MOSFETs are now proposed. The first one is to investigate the device characteristics of the new PTG-SDT VMOS. Our proposed structure also mitigates self-heating effect (SHEs), thereby enhancing the drain drive current and the thermal stability. Owing to its ultrathin channel (Tsi = 10 nm), the PTG-SDT VMOS has a very low subthreshold swing of 60 mV/dec, for channel lengths from 90 nm down to 40 nm. It is also found to control drain-induced barrier lowing (DIBL) and to have an excellent Gm of 4.5 mS/£gm at the channel length 40 nm. The second one, we proposed the ultrathin channel pseudo tri-gate vertical MOSFET with natural source/drain tie (NSDT), the big source/drain tie (BSDT), the SDT and the without source/drain tie (WSDT) VMOS. The PTG VMOS of this novel structure circumvents short channel effects (SCEs). A new natural S/D tie (N-SDT) is also presented to investigate of the PTG VMOS. According to 2D simulation, the PTG-NSDT also show the excellent thermal dissipated such as the lattice temperature in the drain-on-top configuration and drain-on-bottom configuration were improved 47% and 66% respectively, thereby enhancing the ON-state and OFF-state current ratio. In addition, the dependence of GIDL current on body bias and temperature is characterized and discussed when the source and drain interchanged. Although the PTG VMOS keep the double-surround-gate and S/D tie structure, the design flow is more simplify even increase the drain drive current and immunity the SHEs.

<p>The importance of simulation is increasing in the researchon semiconductor devices and materials. Simulations are used toexplore the characteristics of novel devices as well asproperties of the semiconductor materials that are underinvestigation, i.e. generally materials where the knowledge isinsufficient. A wide range of simulation methods exists, andthe method used in each case is selected according to therequirements of the work performed. For simulations of newsemiconductor materials, extremely small devices, or deviceswhere non-equilibrium transport is important, the Monte Carlo(MC) method is advantageous, since it can directly exploit themodels of the important physical processes in the device.</p><p>One of the semiconductors that have attracted a lot ofattraction during the last decade is silicon carbide (SiC),which exists in a large number of polytypes, among which3C-SiC, 4H-SiC and 6H-SiC are most important. Although SiC hasbeen known for a very long time, it may be considered as a newmaterial due to the relatively small knowledge of the materialproperties. This dissertation is based on a number of MCstudies of both the intrinsic properties of different SiCpolytypes and the qualities of devices fabricated by thesepolytypes. In order to perform these studies a new full-bandensemble device MC simulator, the General Monte CarloSemiconductor (GEMS) simulator was developed. Algorithmsimplemented in the GEMS simulator, necessary when allmaterial-dependent data are numerical, and for the efficientsimulation of a large number of charge carriers in high-dopedareas, are also presented. In addition to the purely MC-relatedstudies, a comparison is made between the MC, drift-diffusion,and energy-balance methods for simulation of verticalMESFETs.</p><p>The bulk transport properties of electrons in 2H-, 3C-, 4H-and 6H-SiC are studied. For high electric fields the driftvelocity, and carrier mean energy are presented as functions ofthe field. For 4H-SiC impact-ionization coefficients,calculated with a detailed quantum-mechanical model ofband-to-band tunneling, are presented. Additionally, a study oflow-field mobility in 4H-SiC is presented, where the importanceof considering the neutral impurity scattering, also at roomtemperature, is pointed out.</p><p>The properties of 4H- and 6H-SiC when used in short-channelMOSFETs, assuming a high quality semiconductor-insulatorinterface, are investigated using a simple model for scatteringin the semiconductor-insulator interface. Furthermore, theeffect is studied on the low and high-field surface mobility,of the steps formed by the common off-axis-normal cutting ofthe 4H- and 6H-SiC crystals. In this study an extension of theprevious-mentioned simple model is used.</p>

<p>This report is the basis for a Bachelor of Science thesis in engineering done at Volvo Powertrain in Gothenburg. The problem consisted of investigating a circuit with a PWM-controlled MOSFET driving a DC-motor. </p><p>The problem was to investigate what caused the circuit to break the transistor. Finally an improvement of the circuit is designed making the MOSFET withstand the stressful conditions exposed to. </p><p>An overall description of the problems with switching an inductive load using a MOSFET as switch is done. Some methods to protect the MOSFET from failure are also discussed. Finally a discussion is held to suggest what broke the MOSFET, and an improved design is proposed.</p>

Die vorliegende Arbeit beschreibt die Berechnung und Optimierung von Silicon-On-Insulator-Metal-Oxide-Semiconductor-Field-Effect-Transistors, einschließlich noch nicht in Massenproduktion hergestellter neuartiger Transistorarchitekturen für die nächsten Technologiegenerationen der hochleistungsfähigen Logik-MOSFETs mit Hilfe der Prozess- und Bauelementesimulation. Die neuartigen Transistorarchitekturen umfassen dabei vollständig verarmte SOI-MOSFETs, Doppel-Gate-Transistoren und FinFETs. Die statische und dynamische Leistungsfähigkeit der neuartigen Transistoren wird durch Simulation bestimmt und miteinander verglichen. Der mit weiterer Skalierung steigende Einfluss von statistischen Variationen wird anhand der Oberflächenrauheit sowie der Polykantenrauheit untersucht. Zu diesem Zweck wurden Modelle für die Generierung der Rauheit erarbeitet und in das Programmsystem SIMBA implementiert. Die mikroskopische Rauheit wird mit der makroskopischen Bauelementesimulation kombiniert und deren Auswirkungen auf die Standardtransistoren und skalierte Bauelemente aufgezeigt. Zudem erfolgt eine ausführliche Diskussion der Modellierung mechanischer Verspannung und deren Anwendung zur Steigerung der Leistungsfähigkeit von MOSFETs. Die in SIMBA implementierten Modelle zur verspannungs-abhängigen Änderung der Ladungsträgerbeweglichkeit und Lage der Bandkanten werden ausführlich dargestellt und deren Einfluss auf die elektrischen Parameter von MOSFETs untersucht. Weiterhin wird die Verspannungsverteilung für verschiedene Herstellungsvarianten mittels der Prozess-simulation berechnet und die Wirkung auf die elektrischen Parameter dargestellt. Exponential- und Gaußverteilungsfunktionen bilden die Grundlage, um die mechanische Verspannung in der Bauelementesimulation nachzubilden, ohne die Verspannungsprofile aus der Prozesssimulation zu übernehmen. Darüber hinaus werden die Grenzfrequenzen der Logiktransistoren in Bezug auf die parasitären Kapazitäten und Widerstände und zur erweiterten MOSFET-Charakterisierung dargestellt.

Thèse de doctorat : Dispositifs de l'Electronique Intégrée : Villeurbanne, INSA : 1999. / Titre provenant de l'écran-titre. Bibliogr. 169-193. Publications de l'auteur p. 195-196.

Thèse de doctorat : Dispositifs de l'Electronique Intégrée : Villeurbanne, INSA : 2002. / Titre provenant de l'écran-titre. Bibliogr. p. 221-230.

Thèse de doctorat : Génie électrique : Villeurbanne, INSA : 2002. / Titre provenant de l'écran-titre. Bibliogr. p.143-146.

Thèse doctorat : Electronique. Dispositifs de l'Electronique Intégrée : Villeurbanne, INSA : 2007. / Titre provenant de l'écran-titre. Bibliogr. p. 115-119.

La reducción de la tecnología MOSFET planar ha sido la opción tecnológica dominante en las últimas décadas. Sin embargo, hemos llegado a un punto en el que los materiales y problemas en los dispositivos surgen, abriendo la puerta para estructuras alternativas de los dispositivos. Entre estas estructuras se encuentran los dispositivos DG, SGT y Triple-Gate. Estas tres estructuras están estudiadas en esta tesis, en el contexto de rducir las dimensiones de los dispositivos a tamaños tales que los mecanismos cuánticos y efectos de calan coro deben tenerse n cuenta. Estos efectos vienen con una seria de desafíos desde el pun to de vista de modelación, unos de los más grandes siendo el tiempo y los recursos comprometidos para ejecutar las simulaciones. para resolver este problema, esta tesis propone modelos comlets analíticos y compactos para cada una de las geometrías, validos desde DC hasta el modo de operación en Rf para los nodos tecnológicos futuros. Dichos modelos se han extendido para analizar el ruido de alta frecuencia en estos diapositivos.

Cette étude porte sur l'intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d'économies d'énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d'intégration. Cette thèse se propose d'employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l'oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc. Les avantages de ce procédé sont triples : capacité de créer des dispositifs SETs à large marge d'opération, répétabilité élevée, et compatibilité potentielle avec une fabrication en BEOL. Ce dernier point est particulièrement important. En effet, il ouvre la voie à la fabrication de nombreuses couches de SETs empilées les unes sur les autres et formant ainsi des circuits 3D, réalisées au-dessus d'une couche de CMOS. Ceci permettrait d'apporter une forte valeur ajoutée aux plaques de CMOS existantes. On présentera les réalisations obtenues par une adaptation du procédé nanodamascène à une fabrication en BEOL, en mettant en avant les limites rencontrées, et les perspectives d'améliorations. Des caractérisations électriques des dispositifs seront aussi présentées. Elles démontrent la fonctionnalité des dispositifs créés, et valident le transfert avec succès de la méthode nanodamascène à une fabrication en BEOL. Elles ont aussi permis d'identifier la présence d'un nombre élevé de pièges au coeur des dispositifs fabriqués. L'étude du potentiel des SETs fabriqués pour la réalisation de circuits hybride SET-CMOS a été faite au travers de simulations. D a ainsi été possible d'identifier les pistes à privilégier pour les réalisations futures de circuits hybrides.