Les systèmes sur puce sont constitués d'une partie matérielle (un circuit intégré) et d'une partie logicielle (un programme) qui utilise les ressources matérielles de la puce. La conséquence de cela est que le logiciel d'un système sur puce est intrinsèquement lié à sa partie matérielle. Les composants matériels d'accélération sont des facteurs clés de différenciation d'un produit à l'autre.Il est nécessaire de pouvoir simuler ces systèmes très tôt lors de leur conception; bien avant que la puce ne soit physiquement disponible, et même avant que la puce ne soit complètement spécifiée. Pour cela, un modèle du système sur puce est réalisé à l'aide du langage SystemC, au niveau d'abstraction TLM (Transaction Level Modeling). La partie matérielle d'un système sur puce est constituée de composants, qui s'exécutent en parallèle. Pour autant, la simulation avec le simulateur SystemC de référence est séquentielle. Ceci permet de garantir les bonnes propriétés des simulations SystemC, en particulier la reproductibilité et le confort d'écriture des modèles.Les travaux de cette thèse portent sur la simulation parallèle de modèles SystemC/TLM. L'objectif de l'exécution parallèle est d'accélérer les simulations dans un mode d'utilisation correspondant à la phase de développement, où il est primordial de disposer de simulations qui donnent rapidement un résultat. Afin de cerner le problème de performance remarqué sur des modèles complexes à STMicroelectronics, le premier travail de cette thèse a été d'analyser le profil d'exécution d'une étude de cas représentative de la complexité actuelle des platformes SystemC/TLM. Pour cette étude, nous avons développé un outil de collecte de traces et de visualisation. Les résultats de cette analyse ont indiqué que la lenteur d'exécution en simulation était due à la complexité des composants matériels d'accélération. L'étude de l'état de l'art en simulation parallèle de modèles SystemC nous a conduit à chercher d'autres pistes que celles actuellement existantes.Pour réaliser les composants matériels plus rapidement, et permettre d'augmenter la réutilisabilité de composants d'un projet à l'autre, le flot de conception HLS (High Level Synthesis) est utilisé, notamment à STMicroelectronics. Ce flot de conception permet, à partir de la description d'une fonction en C/C++, de générer un plan de composant matériel qui va réaliser la même fonction. La description des composants est découpée en sous-fonctions, individuellement plus simples. Afin d'obtenir de bonnes performances, les sous-fonctions sont assemblées en chaîne, à travers laquelle circulent les données à traiter. Il est indispensable de pouvoir réutiliser le code écrit pour la HLS dans les simulations SystemC/TLM@: cette situation deviendra de plus en plus fréquente, et il n'a pas assez de temps pour réécrire ces modèles dans ces projets courts.Nous avons développé une infrastructure de simulation parallèle permettant d'intégrer et de simuler efficacement des composants de traitement de données écrits pour la HLS. L'application de cette infrastructure à un exemple a permis d'accélérer l'exécution de la simulation d'un facteur 1.6 avec 4 processeurs. Au-delà de ce résultat, les conclusions principales de cette thèse sont que la simulation parallèle de modèles à haut niveau d'abstraction, en SystemC/TLM, passe par la combinaison de plusieurs techniques de parallélisation. Il est également important d'identifier les parties parallélisables dans des simulations industrielles, notamment pour les nouveaux défis que sont les simulations multi-physiques et l'internet des objets. / Systems on chip consists in a hardware part (an integrated circuit) and a software part (a program) that uses the hardware resources of the chip. Consequently, the embedded software is intrinsically connected to the chip hardware. Hardware acceleration components are key differentiation factors from one product to another.It is necessary to simulate systems on chip very early in the design flow; before the chip is physically available and even before its full specification. For such simulations, developers write a model of the system on chip in SystemC, at the TLM (Transaction Level Modeling) abstraction level. The hardware part of a chip consists in components that behave in parallel with each other. However, the reference SystemC simulator execute simulations sequentially. The sequential execution enables to keep good properties of SystemC simulations, namely reproducibility and ease of model writing.This thesis work address the parallel execution of SystemC/TLM simulations. The goal of parallel simulation is to speed up simulations, in the context of the model development, where it is important to quickly get results. In order to identify the performance problem of complex models at STMicroelectronics, the first step of this thesis was to analyse the execution profile of a case study, representative of the complexity of current platforms. For this study, we developed a trace recording and visualization tool. The results of this study indicated that the performance critical parts of the simulation are hardware acceleration components. Studying existing parallel simulation approaches led us to look for other parallel simulation techniques.To speed up the development of hardware acceleration components, and increase the reusability from one project to another, the HLS (High Level Synthesis) design flow is used, notably at STMicroelectronics. This design flow enables to generate a logically synthesizable model of a component, from a high level behavioral description in C/C++. This design flow also constraints the development: it is split in sub-functions, assembled in a pipeline. The code written for HLS must be re-used in SystemC/TLM models: this situation will become more and more frequent and there is no time to rewrite the models of such components within short delays.We developed a parallel simulation infrastructure enabling the integration and efficient simulation of hardware components written for HLS.We applied this infrastructure to an example platform, which resulted in speeding up the simulation. Beyond this result, one of the main conclusion of this thesis is that parallel simulation of abstract SystemC/TLM models will require to combine multiple parallelization techniques. Future research work can identify other types of potential parallelism in industrial models. This will become critical with the new challenges of simulation, as multi-physical simulations and internet of things.

Notre recherche est une contribution à l’étude des indices acoustiques secondaires des tons lexicaux en mandarin, comparant les données recueillies en parole modale avec celles obtenues en parole chuchotée. Selon la littérature, ces indices devraient se présenter en tant qu’un ensemble d’attributs dans les dimensions acoustiques du spectre, outre que dans la fréquence fondamentale. Nous avons analysé des attributs temporels, des attributs au niveau de l’intensité, des attributs spectraux, ainsi que leur corrélation avec les tons. Les résultats montrent que certains paramètres temporels et la quatrième résonance du spectre sont étroitement liés au ton. Leurs rapports dépendent de la caractéristique intrinsèque de la voyelle qui porte le ton (équivalente de la rime dans notre recherche). / Our research is a contribution to studies on secondary acoustic cues in Mandarin tone identification, by comparing acoustic data collected in modal speech and in whispered speech. According to the literature on the same issue, theses cues could be found in acoustic dimensions other than in the fundamental frequency, as a set of attributes. We have analyzed these attributes in the temporal domain, at the intensity level and in the spectrum, as well as their relations with tones. Our results show that some temporal parameters and the fourth resonance in the spectrum are very closely related to tones. These relations are dependent on the intrinsic characteristics of the vowel that carries the tone (which is equivalent to the rime in our research).

La région du Pamir - Karakoram - Himalaya (PKH) constitue la plus grande réserve de glace terrestre après les régions polaires. Cependant, l'évolution récente de ces glaciers, indicateurs privilégiés du changement climatique en haute altitude, reste encore mal connue, du fait notamment de difficultés d'accès et de conditions climatiques qui rendent délicate l'acquisition de mesures in situ. L'objectif de cette thèse est de contribuer à l'amélioration des connaissances sur l'évolution globale des glaces du PKH au cours de la dernière décennie, en s'appuyant sur des images satellite et des modèles numériques de terrain (MNTs). Une premièreméthodologie a été développée pour assurer le suivi automatique de la distribution spatiale et de l'évolution temporelle des lacs glaciaires à partir d'images Landsat entre 1990 et 2009 sur sept zones d'études réparties le long du PKH. Ainsi, une certaine disparité des types, tailles et évolutions des lacs entre la partie orientale et occidentale du PKH a été mise en évidence. Sur la période de temps considérée, la superficie des lacs a légèrement diminué à l'ouest (Karakoram et Hindu Kush), a été en très nette augmentation à l'est (Népal et Bouthan) et relativement stable sur la partie centrale (Inde du nord-ouest). Le bilan de masse des glaciers a ensuite été calculé, à partir des variations d'épaisseurs mesurées en comparant deuxMNTs, acquis à deux dates différentes, et issus de lamission SRTM et du satellite SPOT5. Cette méthode implique un certain nombre de corrections et d'ajustements au préalable, afin de garantir des mesures les moins biaisées possible. Ainsi, la différence de résolution spatiale initiale des MNTs peut être à l'origine d'un biais fonction de l'altitude, de même que la pénétration des ondes radar de la mission SRTM dans la neige et la glace est à prendre en compte le cas échéant, pour ne pas sous-estimer les altitudes sur les glaciers. Là encore, on observe des disparités entre les différents bilans de masse régionaux sur la période 1999-2011, avec des pertes de masse modérées sur l'Himalaya central et oriental(-0.30±0.08 m a-1 w.e.), plus accentuées sur l'Himalaya occidental (-0.43±0.09 m a-1 w.e.) et des gains de masse plus à l'ouest, pour les glaciers des massifs du Pamir (+0.14±0.11 m a-1 w.e.) et du Karakoram (+0.10±0.20 m a-1 w.e.). Ces résultats confirment donc l'anomalie des glaciers du Karakoram et suggèrent des comportements similaires au Pamir. Le bilan de masse global des glaciers du PKH est estimé à -0.13±0.06 m a-1 w.e. / The Pamir - Karakoram - Himalaya (PKH) mountain range is considered to be the largest terrestrial ice reservoir outside polar regions. However, the recent evolution of these glaciers, recognized as valuable high-altitude climatic indicators, remains poorly known, mainly because of accessibility issues and harsh meteorologic conditions that hamper field work and in situ observations. The aim of this thesis is therefore to improve the knowledge of glacier changes in PKH and study their evolution over the past decade, based on satellite images and digital elevation models (DEMs). We first developed automatic classification algorithms to monitor the spatial distribution and temporal evolution of glacial lakes between 1990 and 2009 along the PKH, based on Landsat images. We thereby highlight different types, sizes and evolutions of glacial lakes between eastern and western PKH. During the study period the total glacial lake area slightly decreased in the west (Hindu Kush and Karakoram), greatly increased in the east (Nepal, Bhutan) and remained stable in the central part (north-west India). We then computed the mass balance of PKH glaciers from elevation changes measured by comparing two DEMs, acquired ∼10 years appart, by the SRTM mission and the SPOT5 satellite. This method relies on a precise relative adjustment (horizontal and vertical) of the DEMs to remove possible systematic biases within glacier elevation changes. The difference in the original spatial resolution of the DEMs can result in an elevation-dependent bias, as well as the radar penetration into snow and ice can seriously underestimate glacier elevation in the case of a DEM derived from radar data such as SRTM. The spatial pattern of regional glacier mass balances between 1999 and 2011 turns out to be contrasted, with moderatemass losses in eastern and central Himalaya (-0.30±0.08m yr-1 w.e.), stronger in western Himalaya (-0.43±0.09 m yr-1 w.e.) and mass gains further west, for Pamir(+0.14±0.11 m yr-1 w.e.) and Karakoram glaciers (+0.10±0.20 m yr-1 w.e.). The global mass balance of PKH glaciers is estimated at -0.13±0.06 m yr-1 w.e.

Les réseaux sur puces (SoCs - Networks-on-chip) sont apparus durant la dernière décennie en tant que solution flexible et efficace pour interconnecter le nombre toujours croissant d'éléments inclus dans les systèmes sur puces (SoCs - Systems-on-chip). Les réseaux sur puces sont en mesure de répondre aux besoins grandissants en bande-passante et en scalabilité tout en respectant des contraintes fortes de performances. Cependant, ils sont habituellement caractérisés par un grand nombre de paramètres architecturaux et d'implémentation qui forment un vaste espace de conception. Dans ces conditions, trouver une architecture de NoC adaptée aux besoins d'une plateforme précise est un problème difficile. De plus, la plupart des grands choix architecturaux (topologie, routage, qualité de service) sont généralement faits au niveau architectural durant les premières étapes du flot de conception, mais mesurer les effets de ces décisions majeures sur les performances finales du système est complexe à un tel niveau d'abstraction. Les analyses statiques (méthodes non basées sur des simulations) sont apparues pour répondre à ce besoin en méthodes d'estimations des performances des SoCs fiables et disponibles rapidement dans le flot de conception. Au vu du haut niveau d'abstraction utilisé, il est irréaliste de s'attendre à une estimation précise des performances et coûts de la puce finale. L'objectif principal est alors la fidélité (caractérisation des grandes tendances d'une métrique permettant une comparaison équitable des alternatives) plutôt que la précision. Cette thèse propose une méthodologie de modélisation pour concevoir des analyses statiques des coûts des composants des NoCs. La méthode proposée est principalement orientée vers la généralité. En particulier, aucune hypothèse n'est faite ni sur le nombre de paramètres des composants ni sur la nature des dépendances de la métrique considérée sur ces mêmes paramètres. Nous sommes alors en mesure de modéliser des composants proposant des millions de possibilités de configurations (ordre de 1e+30 possibilités de configurations) et d'estimer le coût de réseaux sur puce composés d'un grand nombre de ces composants au niveau architectural. Il est complexe de modéliser ce type de composants avec des modèles analytiques expérimentaux à cause du trop grand nombre de possibilités de configurations. Nous proposons donc un flot entièrement automatisé qui peut être appliqué tel quel à n'importe quelles architectures et technologies. Le flot produit des prédicteurs de coûts des composants des réseaux sur puce capables d'estimer les différentes métriques pour n'importe quelles configurations de l'espace de conception en quelques secondes. Le flot conçoit des modèles analytiques à grains fins sur la base de résultats obtenus au niveau porte et d'une méthode d'apprentissage automatique. Il est alors capable de concevoir des modèles présentant une meilleure fidélité que les méthodes basées uniquement sur des théories mathématiques tout en conservant leurs qualités principales (basse complexité, disponibilité précoce). Nous proposons d'utiliser une méthode d'interpolation basée sur la théorie de Kriging. La théorie de Kriging permet de minimiser le nombre d'exécutions du flot d'implémentation nécessaires à la modélisation tout en caractérisant le comportement des métriques à la fois localement et globalement dans l'espace. La méthode est appliquée pour modéliser la surface logique des composants clés des réseaux sur puces. L'inclusion du trafic dans la méthode est ensuite traitée et un modèle de puissance statique et dynamique moyenne des routeurs est conçu sur cette base. / In the last decade, Networks-on-chip (NoCs) have emerged as an efficient and flexible interconnect solution to handle the increasing number of processing elements included in Systems-on-chip (SoCs). NoCs are able to handle high-bandwidth and scalability needs under tight performance constraints. However, they are usually characterized by a large number of architectural and implementation parameters, resulting in a vast design space. In these conditions, finding a suitable NoC architecture for specific platform needs is a challenging issue. Moreover, most of main design decisions (e.g. topology, routing scheme, quality of service) are usually made at architectural-level during the first steps of the design flow, but measuring the effects of these decisions on the final implementation at such high level of abstraction is complex. Static analysis (i.e. non-simulation-based methods) has emerged to fulfill this need of reliable performance and cost estimation methods available early in the design flow. As the level of abstraction of static analysis is high, it is unrealistic to expect an accurate estimation of the performance or cost of the chip. Fidelity (i.e. characterization of the main tendencies of a metric) is thus the main objective rather than accuracy. This thesis proposes a modeling methodology to design static cost analysis of NoC components. The proposed method is mainly oriented towards generality. In particular, no assumption is made neither on the number of parameters of the components nor on the dependences of the modeled metric on these parameters. We are then able to address components with millions of configurations possibilities (order of 1e+30 configuration possibilities) and to estimate cost of complex NoCs composed of a large number of these components at architectural-level. It is difficult to model that kind of components with experimental analytical models due to the huge number of configuration possibilities. We thus propose a fully-automated modeling flow which can be applied directly to any architecture and technology. The output of the flow is a NoC component cost predictor able to estimate a metric of interest for any configuration of the design space in few seconds. The flow builds fine-grained analytical models on the basis of gate-level results and a machine-learning method. It is then able to design models with a better fidelity than purely-mathematical methods while preserving their main qualities (i.e. low complexity, early availability). Moreover, it is also able to take into account the effects of the technology on the performance. We propose to use an interpolation method based on Kriging theory. By using Kriging methodology, the number of implementation flow runs required in the modeling process is minimized and the main characteristics of the metrics in space are modeled both globally and locally. The method is applied to model logic area of key NoC components. The inclusion of traffic is then addressed and a NoC router leakage and average dynamic power model is designed on this basis.

Les différences interindividuelles en mémoire de travail (MDT) ont un lien stable et largement documenté avec la performance dans les tâches de cognition de haut niveau. Dans la mesure où l'utilisation de stratégies efficaces joue un rôle aussi bien dans les tâches de MDT que de cognition de haut niveau, on peut faire l'hypothèse que les stratégies médiatisent le lien entre ces deux construits. De fait, certaines données suggèrent que le comportement stratégique au sein de tâches de cognition de haut niveau pourrait être en lien avec la capacité de MDT. L'objectif de ce travail de thèse était d'évaluer ce lien de façon plus poussée. Cette approche nous a conduit à deux résultats particulièrement significatifs. Le premier concerne le développement et la formalisation du paradigme de Hard Fall Effect (HFE), défini comme étant la chute de performance plus importante en situation de double tâche pour les participants avec une forte capacité de MDT. L'hypothèse sous-jacente à cet effet est que ces participants utilisent des stratégies afin d'améliorer leurs performances en situation de simple tâche, et que la situation de double tâche perturbe l'utilisation de ces stratégies. Au cours de ce travail, le HFE a notamment été mis en évidence dans une tâche de mémoire visuospatiale, et a pu être attribué à l'utilisation de stratégies d'encodage plus efficaces par les participants avec une forte capacité de MDT au sein de tâches de mémoire complexes. Notre second résultat significatif correspond au test direct de l'hypothèse de médiation du lien entre MDT et cognition de haut niveau par l'utilisation de stratégies efficaces en cognition de haut niveau. Nous avons montré que lorsqu'on contrôle la variance associée à l'utilisation de stratégies efficaces dans la tâche des Matrices Avancées de Raven, la relation entre capacité de MDT et intelligence fluide diminue. Dans l'ensemble, ces deux résultats permettent de renforcer l'idée selon laquelle le comportement stratégique impliqué dans les tâches de cognition de haut niveau intervient dans la relation entre MDT et cognition de haut niveau. / The relationship between individual differences in working memory capacity (WMC) and high-level cognition has been extensively documented. Since efficient strategy use plays an important role in the performance of both working memory and high-level cognitive tasks, it could be the case that strategies mediate the WM-high-level cognition relationship. Importantly, it has been observed that the use of efficient strategies in high-level cognitive tasks is related to individual differences in WMC. The goal of this research work was to investigate this association between WMC and the use of efficient strategies in more detail. Firstly, we formalized a paradigm termed the Hard Fall Effect (HFE), defined as a larger decrease of performance in dual task conditions for high WMC individuals. The underlying interpretation of this effect is that these individuals use efficient strategies under simple task conditions to improve their performance, and these strategies are disrupted by dual tasking. The present work evidenced the HFE in a visuospatial memory task, and attributed the effect to the higher tendency of high WMC individuals to use efficient encoding strategies in complex memory tasks. Secondly, we provided evidence that efficient strategy use in high-level cognitive tasks partly mediates the WMC-high-level cognition relationship. More precisely, when statistically controlling the use of efficient strategies in Raven's Advanced Progressive Matrices, the WMC-fluid intelligence relationship was significantly reduced. Overall, these two results provide evidence that the use of efficient strategies in high-level cognitive tasks is involved in the WMC-high-level cognition relationship.

Les entrepôts des données centralisent des données critiques et sensibles qui sont nécessaires pour l'analyse et la prise de décisions. La centralisation permet une gestion efficace et une administration aisée, par contre de point de vu sécurité, centraliser les données critiques dans un seul endroit ; l'entrepôt de données, attire la convoitise des pirates. En 2011 par exemple, les entreprises SONY et RSA, ont été victime d'attaques qui ont engendré des pertes considérables. En plus, les entreprises sont de plus en plus dépendantes des entrepôts des données du faite qu'ils génèrent de plus en plus de données. Le cabinet d'analyse IDC indique que les quantités des données générées par les entreprise sont en train d'exploser et que en 2015, la quantité des données atteindra 8 billion TB. La sécurisation des entrepôts de données est donc primordiale. Dans ce contexte, nos travaux de thèse consiste a proposer une architecture pour la sécurisation des entrepôts de données de la conception à l'exploitation. Au niveau conceptuel, nous proposons un profil UML pour la définition des autorisations et les niveaux de sensibilités des données, une méthode pour la prévention des inférences, et des règles pour analyser la cohérence des autorisations. Au niveau exploitation, une méthode pour renforcer les autorisations définis au niveau conception, une méthode pour la prévention des inférences, une méthode pour respecter les contraintes d'additivités.Afin de valider l'architecture que nous proposons et montrer son applicabilité, nous l'avons tester le benchmark Star Schema Benchmark. / Companies have to make strategic decisions that involve competitive advantages. In the context of decision making, the data warehouse concept has emerged in the nineties. A data warehouse is a special kind of database that consolidates and historizes data from the operational information system of a company. Moreover, a company's data are proprietary and sensitive and should not be sold without controls. Indeed, some data are personal and may harm their owners when they are disclosed, for example, medical data, religious or ideological beliefs. Thus, many governments have enacted laws to protect the private lives of their citizens. Faced with these laws, organizations are, therefore, forced to implement strict security measures to comply with these laws. Our work takes place in the context of secure data warehouses that can be addressed at two levels: (i) design that aims to develop a secure data storage level, and (ii) operating level, which aims to strengthen the rights access / user entitlements, and any malicious data to infer prohibited from data it has access to user banned. For securing the design level, we have made three contributions. The first contribution is a specification language for secure storage. This language is a UML profile called SECDW+, which is an extended version of SECDW for consideration of conflicts of interest in design level. SECDW is a UML profile for specifying some concepts of security in a data warehouse by adopting the standard models of RBAC security and MAC. Although SECDW allows the designer to specify what role has access to any part of the data warehouse, it does not take into account conflicts of interest. Thus, through stereotypes and tagged values , we extended SECDW to allow the definition of conflict of interest for the various elements of a multidimensional model. Our second contribution, at this level, is an approach to detect potential inferences from conception. Our approach is based on the class diagram of the power sources to detect inferences conceptual level. Note that prevention inferences at this level reduces the cost of administering the OLAP server used to manage access to a data warehouse. Finally, our third contribution to the design of a secure warehouse consists of rules for analyzing the consistency of authorizations modeled. As for safety operating level, we proposed: an architecture for enhancing the permissions for configuration, a method for the prevention of inferences, and a method to meet the constraints of additive measures. The proposed architecture adds to system access control, typically present in any secure DBMS, a module to prevent inferences. This takes our security methods against inferences and respect for additivity constraints. Our method of preventing inferences operates for both types of inferences: precise and partial. For accurate inferences, our method is based on Bayesian networks. It builds Bayesian networks corresponding to user queries using the MAX and MIN functions, and prohibits those that are likely to generate inferences. We proposed a set of definitions to translate the result of a query in Bayesian networks. Based on these definitions, we have developed algorithms for constructing Bayesian networks to prohibit those that are likely to generate inferences. In addition, to provide a reasonable response time needed to deal with the prevention treatment, we proposed a technique for predicting potential applications to prohibit. The technique is based on the frequency of inheritance queries to determine the most common query that could follow a request being processed. In addition to specific inferences (performed through queries using the MIN and MAX functions), our method is also facing partial inferences made through queries using the SUM function. Inspired by statistical techniques, our method relies on the distribution of data in the warehouse to decide to prohibit or allow the execution of queries ....

Dans quelle mesure les variations du niveau marin actuelles agissent-elles sur la mobilité du trait de côte? Cette question est difficile en raison du caractère lacunaire des jeux de données côtières disponibles. Cette thèse montre tout d'abord qu'il est possible d'évaluer l'élévation relative du niveau de la mer en combinant l'interférométrie radar satellitaire l'analyse de données géodésiques ponctuelles telles que le GPS. Elle examine ensuite le cas de littoraux ayant fait l'expérience d'une élévation du niveau de la mer sensiblement différente de la moyenne globale lors des 50 dernières années. Dans le cas d'atolls de Polynésie Française, les données disponibles montrent le rôle majeur des vagues saisonnières et cycloniques pour contrôler l'évolution du trait de côte. Dans certains secteurs, les effets des vagues sont suspectés se combiner avec l'élévation du niveau de la mer pour favoriser l'érosion de secteurs abrités. Dans le cas de la base de données côtière européenne Eurosion, environ 17 000 observations côtières sont disponibles et peuvent être analysées par une méthode d'exploration de données basée sur les réseaux Bayésiens. Une partie de la variabilité spatiale de l'évolution du trait de côte s'explique par le fait que les littoraux de Fennoscandie sont majoritairement en accrétion, alors qu'ils sont affectés par une baisse du niveau de la mer liée au rebond post-glaciaire. D'une manière générale, ces résultats suggèrent qu'il est encore trop tôt pour observer des effets érosifs évidents de l'élévation du niveau de la mer d'origine climatique. Une analyse probabiliste de l'équation du bilan sédimentaire côtier montre que si cette équation est vérifiée, les effets de l'élévation du niveau de la mer deviendront perceptibles à partir de la seconde moitié du XXIe siècle si les objectifs de réduction des gaz à effet de serre ne sont pas atteints. Finalement, cette thèse ouvre un champ de recherches dans le domaine des mathématiques appliquées pour l'étude des conséquences du changement climatique et de l'élévation du niveau de la mer dans les zones côtières. / To which extent does present day sea-level rise affect shoreline changes? This question remains largely open due to the lack of knowledge and data regarding coastal hydrosedimentary processes and relative sea-level changes (i.e., including vertical ground motions). This PhD Thesis first addresses the question of measuring relative sea-level changes using a combination of geodetic data, including satellite-radar interferometry and permanent GPS stations. Then, it examines the case of coasts that experienced sea-level changes significantly different from the global average over the last 50 years. In the case of atoll islands of French Polynesia, the available data illustrate the major role of southern, trade and cyclonic waves in controlling shoreline changes. For some sheltered coasts, waves are suspected to combine with sea-level rise to favour shoreline retreat. In the case of the European coastal database Eurosion, about 17 000 coastal observations are available and have been analysed using a Bayesian network. Here, part of the spatial variability of shoreline changes can be explained by the fact that Fennoscandian coasts are not only accreting, but also uplifting due to the post-glacial rebound. Overall, these results suggest that it is still too early to observe obvious effects of climate-induced sea-level rise. A probabilistic analysis of the coastal sedimentary equation shows that under common assumptions on hydrosedimentary processes, sea-level rise impacts for beaches should become observable during the second half of the 21st century, if the efforts to maintain climate warming below the 2 C threshold fail. Finally, this PhD thesis offers opportunities for stimulating future research in the field of mathematics applied to the question of climate change and sea-level rise impacts to coastal zones.

Un aéronef à voilure tournante est un système physique dynamique complexe. Le développement de ce type de système nécessite méthodes d’analyse (structurelle et comportementale) et de commande afin de maîtriser ses comportements. L’approche énergétique (bond graph et formalisme hamiltonien à port) permet une représentation multi-physique non linéaire, modulaire (acausale) et à différents niveaux de granularité. Parmi ses organes, les commandes de vol de l’aéronef permettent la transmission du pilotage aux rotors : canaliser la puissance motrice (2 MW) à partir d’une commande manuelle est impossible sans organes actifs d’assistance. Afin de représenter les cheminements et traitements des informations nécessaires aux organes actifs, la représentation multi-physique est complétée par une représentation informationnelle causale (schéma bloc).Les travaux exposés dans ce mémoire visent à ajouter le niveau de granularité intermédiaire et nécessaire entre la représentation multi-physique pure et une représentation combinée physique et informationnelle. Basée sur la démarche du PMBC (Physical Model Based Control), ils proposent une méthode originale permettant de représenter les organes d’assistance et leur commande par un modèle physique équivalent. La méthode est ici enrichie dans une démarche de conception des Systèmes d’Assistance à Opérateur : nous déterminons où doivent agir les organes actifs, selon quelles mesures et suivant quelles lois de commande. La méthode est illustrée sur un cas d’étude industriel : nous obtenons deux représentations de l’espace des solutions (les représentations physico-informationnelle détaillée et globale de son comportement) incluant la solution industrielle actuelle. / A rotorcraft is a complex dynamic physical system. The development of this kind of systems requires methods to analyze its structure and its behavior and to control this latter. The energetic framework (bond graph and Hamiltonian formulation) allows a multiphysical nonlinear representation, modular and with several levels of granularity. Among its components, flight controls transmit the orders from the pilot to rotors. Leading the motive power (about 2MW) directly from a handling control is almost impossible without active devices for assistance. In order to represent the flow of the control information and its processing, a cyberphysical representation combines a multiphysical representation with an informational representation (bloc diagram).This thesis work aims at proposing an intermediate granularity level between purely multiphysical representations and cyberphysical representations. Based on PMBC (Physical Model Based Control) approach, a new method to represent the assistance parts is proposed, by means of a physical equivalent model. The method is then enriched by a genuine design procedure of an Operator Assisting System: we determine where actuators must operate, according to which control laws and from which measurements. The method is applied to an industrial case: two representations of the possible design solutions set are obtained, a detailed cyberphysical representation and a global representation of its behavior. The actual industrial solution belongs to the defined set of possible solutions.

Une simple puce ou un système peut contenir plus d'un milliard de transistors, et des milliards de vias connectés au travers de kilomètres d'interconnexions. Cette thèse vise à analyser les erreurs permanentes, tels que, les phénomènes ‘Electromigration’ et ‘Hot Carrier Injection,’ au niveau fonctionnel et d'estimer la précision du simulateur de la fiabilité du processeur. Ce simulateur est utilisé pour fournir le taux cumulé de défaillance pour un processeur simulé au niveau fonctionnel, sous divers ensembles de tension et de fréquence. Les simulations sont supposés représenter des conditions idéales, sans aucune humidité ni variabilité. / A single chip or a system can have more than billion transistors, and billions of vias connected through miles of interconnections. This thesis aims at analyzing hard errors, such as, electromigration, hot carrier injection at functional level and to estimate the accuracy of the reliability aware processor simulator. We use this simulator to provide the cumulative failure rate for a processor simulated at functional level, at various voltage and frequency sets. The simulations are assumed to be under consideration of ideal environment, with no humidity and no variability.

L'internet des objets vise à connecter des milliards d'objets physiques ainsi qu'à les rendre accessibles depuis le monde numérique que représente l'internet d'aujourd'hui. Pour ce faire, l'accès à ces objets sera majoritairement réalisé sans fil et sans utiliser d'infrastructures prédéfinies ou de normes spécifiques. Une telle technologie nécessite de définir et d'implémenter des nœuds radio intelligents capables de s'adapter à différents protocoles physiques de communication. Nos travaux de recherches ont consisté à définir un flot de conception pour ces nœuds intelligents partant de leur modélisation à haut niveau jusqu'à leur implémentation sur des cibles de types FPGA. Ce flot vise à améliorer la programmabilité des formes d'ondes par l'utilisation de spécification de haut niveau exécutables et synthétisables, il repose sur la synthèse de haut niveau (HLS pour High Level Synthesis) pour le prototypage rapide des briques de base ainsi que sur le modèle de calcul de types flot de données des formes d'ondes radio. Le point d'entrée du flot consiste en un langage à usage spécifique (DSL pour Domain Specific Language) qui permet de modéliser à haut niveau une forme d'onde tout en insérant des contraintes d'implémentation pour des architectures reconfigurables telles que les FPGA. Il est associé à un compilateur qui permet de générer du code synthétisable ainsi que des scripts de synthèse. La forme d'onde finale est composée d'un chemin de données et d'une entité de contrôle implémentée sous forme d'une machine d'état hiérarchique. / The Internet of Things (IoT) aims at connecting billions of communicating devices through an internet-like network. To this aim, the access to these things is expected to be performed via wireless technologies without using any predefined infrastructures or standards. This technology requires defining and implementing smart nodes capable to adapt to different radio communication protocols. In this thesis, we have defined a design methodology/flow, for such smart nodes, starting from their high-level specification down to their implementation in FPGA fabrics. This flow aims at improving the programmability of the waveforms by leveraging some high-level specifications. Thus, it relies on the High-Level Synthesis (HLS) for rapid prototyping of the waveforms functional blocks as well as the dataflow model of computation. Its entry point is Domain-Specific Language which enables modeling a waveform while inserting some implementation constraints for reconfigurable architectures such as the FPGAs. The flow is featured with a compiler which purpose is to produce some synthesis scripts and generate some RTL source code. The final waveform consists of a datapath and a control unit implemented as a Hierarchical Finite State Machine (HFSM).