Made available in DSpace on 2015-03-03T15:16:25Z (GMT). No. of bitstreams: 1 SauloCM_TESE.pdf: 2950789 bytes, checksum: d10187bfbd3f161c4305c3a9fa050100 (MD5) Previous issue date: 2011-08-18 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior / Sessenta e cinco sistemas bin?rios eclipsantes, identificados nos objetivos da miss?o espacial CoRoT, foram selecionados para a an?lise. Destes, cinquenta e nove curvas de luz fotom?tricas que foram analisadas e processadas neste estudo s?o curvas crom?ticas (simultaneamente observadas nos tr?s filtros azul, verde e vermelho do sat?lite), fornecendo uma importante informa??o que ajuda a distinguir falsos positivos e genu?nos sistemas bin?rios eclipsantes. Neste sentido, este estudo fornece um cat?logo de sistemas bin?rios eclipsantes com suas respectivas solu??es fotom?tricas, baseadas nas curvas de luz CoRoT. Os sistemas selecionados incluem ambos, sistemas de n?o contato e de contato para os quais s?o apresentados uma variedade de par?metros f?sicos, incluindo per?odo orbital, o ?ngulo de inclina??o da orbita, raz?o de temperaturas, raz?o de raios e raz?o de luminosidades. Em adicional, e poss?vel estimar, aproximadamente, os par?metros absolutos de tais sistemas tomando como refer?ncia os valores t?picos a partir dos tipos espectrais conhecidos. O trabalho contribui para um aumento significativo no n?mero e na diversidade de sistemas bin?rios eclipsantes estudados a partir da base de dados CoRoT

O mercado de sistemas embarcados tem demandado uma variada gama de aplicações, aplicações estas cada vez mais complexas. Para atender tal demanda, visto o declínio da lei de Moore e os processadores chegando ao seu limite de dissipação térmica, os projetistas são pressionados a desenvolverem novas organizações computacionais. Para manter a compatibilidade binária, de forma que a grande quantidade de aplicativos e ferramentas já desenvolvidas possa ser reutilizada, as empresas desenvolvem seus produtos focando em melhorias de um dado processador que irá executar a mesma ISA (Instruction Set Architecture). Essa necessidade de compatibilidade de código impõe muitas restrições à equipe de projeto, haja vista as limitações impostas pela ISA legada. A Tradução Binária (TB) abre novas possibilidades aos projetistas, visto que permite a execução de códigos previamente compilados para uma determinada arquitetura em outra arquitetura. No entanto, a TB acrescenta mais uma camada entre o código e sua execução, trazendo perdas de desempenho. Este trabalho explora um novo mecanismo de tradução binária dinâmico de dois níveis que, ao trocar o primeiro nível, pode executar ISAs diferentes de forma totalmente transparente e ainda amortiza os custos de tradução. Da mesma forma ao trocar o segundo nível de tradução binária pode-se trocar a arquitetura alvo. Com base nesse tradutor de dois níveis, é apresentado como estudo de caso um sistema computacional composto por uma arquitetura reconfigurável capaz de executar códigos x86, ARM, PowerPC e MIPS de forma transparente, com compatibilidade binária e com ganhos de desempenho. / The embedded systems market is demanding a wide range of applications, and these applications are increasing in complexity. In order to meet this demand, since the decline of Moore’s law and processors reaching their thermal dissipation limits, designers are pushed to develop new computer organizations. In order to support binary compatibility, so that the large quantity of applications and tools already deployed can be reused, companies develop their products focusing on improvement of a given processor that will execute the same ISA (Instruction Set Architecture) as before. This need for code compatibility impose a lot of restrictions to the design team, considering the limitations imposed by the legacy ISA. Binary Translation (BT) open new possibilities for designers, since it allows the execution of a code previously compiled to a specific architecture in another architecture. However, BT adds another layer between code and actual execution, therefore bringing performance penalties. This work explores a dynamic two-level binary translation system that, by changing the first BT level, allows the execution of different ISAs in a transparent fashion and still amortizes translation costs. In the same way, it is possible to switch to another target architecture by only changing the second BT level. Based on this two-level translator this work presents, as a case study, a computational architecture comprising of an dynamic reconfigurable array that can execute x86, ARM, PowerPC and MIPS binary codes in a transparent way, maintaining binary compatibility with performance gains.

Nos últimos anos, os sistemas integrados em silício (SOCs - Systems-on-Chip) têm se tornado menos imunes a ruído, em decorrência dos ajustes necessários na tecnologia CMOS (Complementary Metal-Oxide-Silicon) para garantir o funcionamento dos transistores com dimensões nanométricas. Dentre tais ajustes, a redução da tensão de alimentação e da tensão de limiar (threshold) tornam os SOCs mais suscetíveis a falhas transientes, principalmente aquelas provocadas pela colisão de partículas energéticas que provêm do espaço e encontram-se presentes na atmosfera terrestre. Quando uma partícula energética de alta energia colide com o dreno de um transistor que está desligado, ela perde energia e produz pares elétron-lacuna livres, resultando em uma trilha de ionização. A ionização pode gerar um pulso transiente de tensão que pode ser interpretado como uma mudança no sinal lógico. Em um circuito combinacional, o pulso pode propagar-se até ser armazenado em um elemento de memória. Tal fenômeno é denominado Single-Event Transient (SET). Como a tendência é que as dimensões dos dispositivos fabricados com tecnologia CMOS continuem reduzindo por mais alguns anos, a ocorrência de SETs em SOCs operando na superfície terrestre tende a aumentar, exigindo a adoção de técnicas de tolerância a falhas no projeto de SOCs. O presente trabalho tem por objetivo avaliar circuitos somadores tolerantes a falhas transientes encontrados na literatura. Duas arquiteturas de somadores foram escolhidas: Ripple Carry Adder (RCA) e Binary Signed Digit Adder (BSDA). O RCA foi escolhido por ser o tipo de somador de menor custo e por isso, amplamente utilizado em SOCs. Já o BSDA foi escolhido porque utiliza o sistema numérico de dígito binário com sinal (Binary Signed Digit – BSD). Por ser um sistema de representação redundante, o uso de BSD facilita a aplicação de técnicas de tolerância a falhas baseadas em redundância de informação. Os somadores protegidos avaliados foram projetados com as seguintes técnicas: Redundância Modular Tripla (Triple Modular Redundancy - TMR) e Recomputação com Entradas e Saídas Invertidas (RESI), no caso do RCA, e codificação 1 de 3 e verificação de paridade, no caso do BSDA. As 9 arquiteturas de somadores foram simuladas no nível elétrico usando o Modelo Tecnológico Preditivo (Predictive Technology Model - PTM) de 45nm e considerando quatro comprimentos de operandos: 4, 8, 16 e 32 bits. Os resultados obtidos permitiram quantificar o número de transistores, o atraso crítico e a potência média consumida por cada arquitetura protegida. Também foram realizadas campanhas de injeção de falhas, por meio de simulações no nível elétrico, para estimar o grau de proteção de cada arquitetura. Os resultados obtidos servem para guiar os projetistas de SOCs na escolha da arquitetura de somador tolerante a falhas mais adequada aos requisitos de cada projeto. / In the past recent years, integrated systems on a chip (Systems-on-chip - SOCs) became less immune to noise due to the adjusts in CMOS technology needed to assure the operation of nanometric transistors. Among such adjusts, the reductions in supply voltage and threshold voltage make SOSs more susceptible to transient faults, mainly those provoked by the collision of charged particles coming from the outer space that are present in the atmosphere. When a heavily energy charged particle hits the drain region of a transistor that is at the off state it produces free electron-hole pairs, resulting in an ionizing track. The ionization may generate a transient voltage pulse that can be interpreted as a change in the logic signal. In a combinational circuit, the pulse may propagate up to the primary outputs and may be captured by the output storage element. Such phenomenon is referred to as Single-Event Transient (SET). Since it is expected that transistor dimensions will continue to reduce in the next technological nodes, the occurrence of SETs at Earth surface will increase and therefore, fault tolerance techniques will become a must in the design of SOSs. The present work targets the evaluation of transient fault-tolerant adders found in the literature. Two adder architectures were chosen: the Ripple-Carry Adder (RCA) and the Binary Signed Digit Adder (BSDA). The RCA was chosen because it is the least expensive and therefore, the most used architecture for SOS design. The BSDA, in turn, was chosen because it uses the Binary Signed Digit (BSD) system. As a redundant number system, the BSD paves the way to the implementation of fault-tolerant adders using information redundancy. The evaluated fault-tolerant adders were implemented by using the following techniques: Triple Module Redundancy (TMR) and Recomputing with Inverted Inputs and Outputs (RESI), in the case of the RCA, and 1 out of 3 coding and parity verification, in the case of the BSDA. A total of 9 adder architectures were simulated at the electric-level using the Predictive Technology Model (PTM) for 45nm in four different bitwidths: 4, 8, 16 and 32. The obtained results allowed for quantifying the number of transistors, critical delay and average power consumption for each fault-tolerant architecture. Fault injection campaigns were also accomplished by means of electric-level simulations to estimate the degree of protection of each architecture. The results obtained in the present work may be used to guide SOS designers in the choice of the fault-tolerant adder architecture that is most likely to satisfy the design requirements.

In the present text, the authors propose a novel methodology for the identification and analysis of the speeches made by plaintiffs and judges in cases of recognition of trans* identities. Both conclude that these actors converge in the process from rigid binary, pathologizing and genitalizing discourses, making very scarce references to the most recent contributions that Law and Social Sciences have made to the understanding of gender identity. / En el presente texto, los autores plantean una metodología novedosa para la identificación y el análisis de los discursos formulados por demandantes y jueces en expedientes de reconocimiento de las identidades trans*. Ambos concluyen que estos actores conversan en el proceso desde rígidos discursos binarios, patologizantes y genitalizadores, haciendo además escasísimas referencias a los aportes más recientes que el Derecho y las Ciencias Sociales han realizado para la comprensión de la identidad de género.

abstract: A Pairwise Comparison Matrix (PCM) is used to compute for relative priorities of criteria or alternatives and are integral components of widely applied decision making tools: the Analytic Hierarchy Process (AHP) and its generalized form, the Analytic Network Process (ANP). However, a PCM suffers from several issues limiting its application to large-scale decision problems, specifically: (1) to the curse of dimensionality, that is, a large number of pairwise comparisons need to be elicited from a decision maker (DM), (2) inconsistent and (3) imprecise preferences maybe obtained due to the limited cognitive power of DMs. This dissertation proposes a PCM Framework for Large-Scale Decisions to address these limitations in three phases as follows. The first phase proposes a binary integer program (BIP) to intelligently decompose a PCM into several mutually exclusive subsets using interdependence scores. As a result, the number of pairwise comparisons is reduced and the consistency of the PCM is improved. Since the subsets are disjoint, the most independent pivot element is identified to connect all subsets. This is done to derive the global weights of the elements from the original PCM. The proposed BIP is applied to both AHP and ANP methodologies. However, it is noted that the optimal number of subsets is provided subjectively by the DM and hence is subject to biases and judgement errors. The second phase proposes a trade-off PCM decomposition methodology to decompose a PCM into a number of optimally identified subsets. A BIP is proposed to balance the: (1) time savings by reducing pairwise comparisons, the level of PCM inconsistency, and (2) the accuracy of the weights. The proposed methodology is applied to the AHP to demonstrate its advantages and is compared to established methodologies. In the third phase, a beta distribution is proposed to generalize a wide variety of imprecise pairwise comparison distributions via a method of moments methodology. A Non-Linear Programming model is then developed that calculates PCM element weights which maximizes the preferences of the DM as well as minimizes the inconsistency simultaneously. Comparison experiments are conducted using datasets collected from literature to validate the proposed methodology. / Dissertation/Thesis / Ph.D. Industrial Engineering 2013

nÃo hà / The paper develops a tool for modeling the bank credit risk and applies this to banking market of Fortaleza. Using data from a large commercial bank of the city for 290 customers with active accounts and minimum income of six hundred reais, were selected 23 control variables and was estimated the probability of default on the modalities check and other credit restrictions. The results showed that: i) females are less likely to face restrictions, although this is not a determinant of emissions of bad checks; ii) people who have insurance contracted with the bank showed themselves more likely to default and iii) the extent of the bank rating proposal was effective in measuring the chance of credit risk. / O trabalho desenvolve uma ferramenta para modelar o risco de crÃdito bancÃrio e aplica ao mercado bancÃrio de Fortaleza. A partir de dados de um grande banco comercial da cidade para 290 clientes com contas ativas e renda mÃnima de seiscentos reais, foram selecionadas 23 variÃveis de controle e estimou-se a probabilidade de inadimplÃncia nas modalidades cheque e demais restriÃÃes de crÃdito. Os resultados demonstram que: i) indivÃduos do sexo feminino possuem menos chance de enfrentar restriÃÃes, muito embora este nÃo seja um determinante das emissÃes de cheques sem fundos; ii) os indivÃduos que possuem seguro contratado junto ao banco apresentaram maior chance de inadimplÃncia e iii) a medida de rating proposta pelo banco se mostrou eficaz em mensurar a chance de risco de crÃdito.

Estudos sobre a relação da poluição atmosférica e saúde apontam que há relação entre as queimadas de cana-de-açúcar e internações hospitalares, gerando custos para a sociedade. Este trabalho apresenta uma aplicação do Método de Avaliação Contingente para valorar os custos do bem-estar causados pela queimada de cana-de-açúcar. O fogo utilizado em um largo processo gera vários problemas para os moradores, passando por problemas de saúde pelo inconveniente causado pela fuligem que cai sobre as cidades no período de abril a novembro. A aplicação é feita na cidade de Ribeirão Preto, um dos maiores produtores de cana-de-açúcar e álcool no Brasil. Por meio dos métodos logit censurado, Heckman em dois estágios adaptado e Máxima Verossimilhança, calculou-se a disposição a pagar média e os resultados obtidos indicam que o custo estimado é em torno de R$ 180 milhões, para o período de 2009 a 2017. Tal valor está provavelmente subestimado já que o custo do bem-estar envolvendo as queimadas de cana-de-açúcar também passa pelos gastos com as internações hospitalares por doenças respiratórias. Dessa forma, propôs-se a verificação da relação entre as internações e a presença de cana-de-açúcar nos municípios do Estado de São Paulo. De acordo com dados do DATASUS, a região Sudeste gasta em torno de R$ 20 milhões por ano com esse tipo de internação, porém esse custo também está subestimado já que não leva em consideração os custos com inalação, atendimento ambulatorial e outros tratamentos posteriores à internação. / Studies on the relation of air pollution and health said that there is a relationship between sugar cane burning and hospital attendance, generating costs to society. This work presents an application of Contingent Valuation Method to evaluate the welfare costs of sugar cane fire. The use of fire in the process of sugar cane leads to many problems to near fire residents such as health problems caused by the soot over the cities from April to November. The application was made for the city of Ribeirão Preto, the major city in production of sugar cane and alcohol in Brazil. Using Censored Logit, Two Stage Heckman adapted and Maximum Likelihood methods an average willing to pay was estimated and the results indicate that the estimated cost is about R$ 180 millions from 2009 to 2017. This estimated value probably is underestimated since welfare costs of sugar cane burning for health also involve spending in hospitals admissions and respiratory diseases. Therefore, it is verified the relation of hospital admissions and the presence of sugar cane in São Paulo State cities. Using DATASUS database the Southeast region of Brazil spends R$ 20 millions a year with this type of hospital admissions, however this cost is also underestimated because it doesn\'t account for inhalation costs, ambulatory services and posterior treatment due admission.

Nos últimos anos, os sistemas integrados em silício (SOCs - Systems-on-Chip) têm se tornado menos imunes a ruído, em decorrência dos ajustes necessários na tecnologia CMOS (Complementary Metal-Oxide-Silicon) para garantir o funcionamento dos transistores com dimensões nanométricas. Dentre tais ajustes, a redução da tensão de alimentação e da tensão de limiar (threshold) tornam os SOCs mais suscetíveis a falhas transientes, principalmente aquelas provocadas pela colisão de partículas energéticas que provêm do espaço e encontram-se presentes na atmosfera terrestre. Quando uma partícula energética de alta energia colide com o dreno de um transistor que está desligado, ela perde energia e produz pares elétron-lacuna livres, resultando em uma trilha de ionização. A ionização pode gerar um pulso transiente de tensão que pode ser interpretado como uma mudança no sinal lógico. Em um circuito combinacional, o pulso pode propagar-se até ser armazenado em um elemento de memória. Tal fenômeno é denominado Single-Event Transient (SET). Como a tendência é que as dimensões dos dispositivos fabricados com tecnologia CMOS continuem reduzindo por mais alguns anos, a ocorrência de SETs em SOCs operando na superfície terrestre tende a aumentar, exigindo a adoção de técnicas de tolerância a falhas no projeto de SOCs. O presente trabalho tem por objetivo avaliar circuitos somadores tolerantes a falhas transientes encontrados na literatura. Duas arquiteturas de somadores foram escolhidas: Ripple Carry Adder (RCA) e Binary Signed Digit Adder (BSDA). O RCA foi escolhido por ser o tipo de somador de menor custo e por isso, amplamente utilizado em SOCs. Já o BSDA foi escolhido porque utiliza o sistema numérico de dígito binário com sinal (Binary Signed Digit – BSD). Por ser um sistema de representação redundante, o uso de BSD facilita a aplicação de técnicas de tolerância a falhas baseadas em redundância de informação. Os somadores protegidos avaliados foram projetados com as seguintes técnicas: Redundância Modular Tripla (Triple Modular Redundancy - TMR) e Recomputação com Entradas e Saídas Invertidas (RESI), no caso do RCA, e codificação 1 de 3 e verificação de paridade, no caso do BSDA. As 9 arquiteturas de somadores foram simuladas no nível elétrico usando o Modelo Tecnológico Preditivo (Predictive Technology Model - PTM) de 45nm e considerando quatro comprimentos de operandos: 4, 8, 16 e 32 bits. Os resultados obtidos permitiram quantificar o número de transistores, o atraso crítico e a potência média consumida por cada arquitetura protegida. Também foram realizadas campanhas de injeção de falhas, por meio de simulações no nível elétrico, para estimar o grau de proteção de cada arquitetura. Os resultados obtidos servem para guiar os projetistas de SOCs na escolha da arquitetura de somador tolerante a falhas mais adequada aos requisitos de cada projeto. / In the past recent years, integrated systems on a chip (Systems-on-chip - SOCs) became less immune to noise due to the adjusts in CMOS technology needed to assure the operation of nanometric transistors. Among such adjusts, the reductions in supply voltage and threshold voltage make SOSs more susceptible to transient faults, mainly those provoked by the collision of charged particles coming from the outer space that are present in the atmosphere. When a heavily energy charged particle hits the drain region of a transistor that is at the off state it produces free electron-hole pairs, resulting in an ionizing track. The ionization may generate a transient voltage pulse that can be interpreted as a change in the logic signal. In a combinational circuit, the pulse may propagate up to the primary outputs and may be captured by the output storage element. Such phenomenon is referred to as Single-Event Transient (SET). Since it is expected that transistor dimensions will continue to reduce in the next technological nodes, the occurrence of SETs at Earth surface will increase and therefore, fault tolerance techniques will become a must in the design of SOSs. The present work targets the evaluation of transient fault-tolerant adders found in the literature. Two adder architectures were chosen: the Ripple-Carry Adder (RCA) and the Binary Signed Digit Adder (BSDA). The RCA was chosen because it is the least expensive and therefore, the most used architecture for SOS design. The BSDA, in turn, was chosen because it uses the Binary Signed Digit (BSD) system. As a redundant number system, the BSD paves the way to the implementation of fault-tolerant adders using information redundancy. The evaluated fault-tolerant adders were implemented by using the following techniques: Triple Module Redundancy (TMR) and Recomputing with Inverted Inputs and Outputs (RESI), in the case of the RCA, and 1 out of 3 coding and parity verification, in the case of the BSDA. A total of 9 adder architectures were simulated at the electric-level using the Predictive Technology Model (PTM) for 45nm in four different bitwidths: 4, 8, 16 and 32. The obtained results allowed for quantifying the number of transistors, critical delay and average power consumption for each fault-tolerant architecture. Fault injection campaigns were also accomplished by means of electric-level simulations to estimate the degree of protection of each architecture. The results obtained in the present work may be used to guide SOS designers in the choice of the fault-tolerant adder architecture that is most likely to satisfy the design requirements.

O mercado de sistemas embarcados tem demandado uma variada gama de aplicações, aplicações estas cada vez mais complexas. Para atender tal demanda, visto o declínio da lei de Moore e os processadores chegando ao seu limite de dissipação térmica, os projetistas são pressionados a desenvolverem novas organizações computacionais. Para manter a compatibilidade binária, de forma que a grande quantidade de aplicativos e ferramentas já desenvolvidas possa ser reutilizada, as empresas desenvolvem seus produtos focando em melhorias de um dado processador que irá executar a mesma ISA (Instruction Set Architecture). Essa necessidade de compatibilidade de código impõe muitas restrições à equipe de projeto, haja vista as limitações impostas pela ISA legada. A Tradução Binária (TB) abre novas possibilidades aos projetistas, visto que permite a execução de códigos previamente compilados para uma determinada arquitetura em outra arquitetura. No entanto, a TB acrescenta mais uma camada entre o código e sua execução, trazendo perdas de desempenho. Este trabalho explora um novo mecanismo de tradução binária dinâmico de dois níveis que, ao trocar o primeiro nível, pode executar ISAs diferentes de forma totalmente transparente e ainda amortiza os custos de tradução. Da mesma forma ao trocar o segundo nível de tradução binária pode-se trocar a arquitetura alvo. Com base nesse tradutor de dois níveis, é apresentado como estudo de caso um sistema computacional composto por uma arquitetura reconfigurável capaz de executar códigos x86, ARM, PowerPC e MIPS de forma transparente, com compatibilidade binária e com ganhos de desempenho. / The embedded systems market is demanding a wide range of applications, and these applications are increasing in complexity. In order to meet this demand, since the decline of Moore’s law and processors reaching their thermal dissipation limits, designers are pushed to develop new computer organizations. In order to support binary compatibility, so that the large quantity of applications and tools already deployed can be reused, companies develop their products focusing on improvement of a given processor that will execute the same ISA (Instruction Set Architecture) as before. This need for code compatibility impose a lot of restrictions to the design team, considering the limitations imposed by the legacy ISA. Binary Translation (BT) open new possibilities for designers, since it allows the execution of a code previously compiled to a specific architecture in another architecture. However, BT adds another layer between code and actual execution, therefore bringing performance penalties. This work explores a dynamic two-level binary translation system that, by changing the first BT level, allows the execution of different ISAs in a transparent fashion and still amortizes translation costs. In the same way, it is possible to switch to another target architecture by only changing the second BT level. Based on this two-level translator this work presents, as a case study, a computational architecture comprising of an dynamic reconfigurable array that can execute x86, ARM, PowerPC and MIPS binary codes in a transparent way, maintaining binary compatibility with performance gains.

Orientador: Sergio Tonini Button / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecanica / Made available in DSpace on 2018-08-14T01:25:30Z (GMT). No. of bitstreams: 1 Silva_MarcoFabricioLopesPereirada_M.pdf: 6009072 bytes, checksum: 9390e6123ad97adcd3ad0d0f7f347dc6 (MD5) Previous issue date: 2007 / Resumo: O objetivo deste trabalho foi avaliar a influência da lubrificação sobre os esforços do processo e produto durante o embutimento profundo de corpos com chapas metálicas, conforme ABNT NBR 5906: 1984 grau EPA de espessura 3,5mm e entender as causas da fratura no produto durante o embutimento sobre condições específicas de processo. Ocorrências de defeitos como trincas, acabamentos indesejáveis, estrangulamentos, entre outros, em componentes estampados desse gênero e nessa ordem de espessura, justificam avaliar como o lubrificante atua sobre as características do processo de embutimento e quais são seus efeitos sobre as características dimensionais do produto. Para avaliar a ocorrência da fratura dos corpos de prova, foi realizado o primeiro conjunto de experimentos (sem lubrificantes) planejados pelo método fatorial, com a intenção de selecionar os corpos de prova para a segunda fase de experimentos. Os resultados foram coletados e analisados, podendo-se concluir nessa primeira fase que a probabilidade de fraturar o corpo de prova é maior em função do diâmetro externo do blanque do que em função do raio da ferramenta e que, a partir dos testes estatísticos não foi evidenciada a influência do prensa chapa sobre a probabilidade de fraturar o corpo de prova. Também nota-se que a não atuação do prensa chapa favorece a diminuição da força máxima de embutimento pela maior influência do raio da ferramenta. Quanto à ocorrência da fratura dos corpos de prova no segundo conjunto de experimentos planejados pelo método fatorial, com o objetivo de avaliar o desempenho de cinco lubrificantes, verificou-se que não houve influência da lubrificação sobre os resultados de fratura. Novamente foi identificada a relação com o raio da ferramenta (R) e com a atuação do prensa chapa, reforçando a hipótese de sensibilidade do produto em função da geometria da ferramenta. Avaliando-se os tipos de lubrificantes sobre a estricção da parede do produto em pontos específicos, observou-se uma deformação significativa quanto comparada com os resultados sem a aplicação de lubrificantes. Os cinco lubrificantes selecionados para os ensaios não minimizaram o efeito de fraturas nos corpos de prova, porém foi evidenciado efeito nos esforços de embutimento, destacando-se dos demais o lubrificante semi-sintético Extrudoil 319 HT. / Abstract: The objective of this work was to evaluate the influence of the lubrication on the process and product during the deep drawing of metallic cups, as Brazilian standard ABNT NBR 5906:1984, degree EPA to thickness 3,5mm and to understand the causes of the cracking during deep drawing, on specific conditions of this process. Occurrences of defects as crack, undesirable finishing, necking, among others, in stamped components in this level of thickness, justify evaluating the lubricant on the characteristics of the deep drawing process and the effect on the dimensional characteristics of the product. To evaluate the occurrence of cracking in the cups, it was planned the first set of experiments (without lubricant) with the factorial design, to select the cups for the second phase of experiments. The results had been collected and analyzed, being able to conclude in this first phase that the probability to crack the cup is bigger in function of the external diameter of blank, in function of the diameter of the tool, and according to the statistical tests, there were not evidences of the influence of the blank holder on the probability for cracking. Also without the blank holder there was a reduction of the maximum force of deep drawing because the biggest influence of the diameter of the tool. To evaluate the occurrence of cracking of the cups a second phase of experiments was planned with the factorial design, with the objective to evaluate the performance of five lubricants. It was verified that there was not influence of the lubrication on the cracking results; however it was again identified the relation with the diameter of the tool and with the performance of the blank holder, strengthening the hypothesis of sensitivity of the product in function of the geometry of the tool. Evaluating the five lubricants influence on the reduction of area of the cup wall in specific points, it was observed a significant deformation when compared with the results without lubricant. The five lubricants selected for the tests had not minimized the effect of cracking, however evidenced the effect in the deep drawing load, being the semi-synthetic lubricant Extrudoil 319 HT the best of these five lubricants. / Mestrado / Materiais e Processos de Fabricação / Mestre em Engenharia Mecânica