La conception de circuits intégrés asynchrones, notamment de circuits QDI (Quasi-Delay Insensitive), offrent la possibilité de disposer de circuits très robustes aux conditions environnementales (tension, température) ainsi qu'aux variations des procédés de fabrication. Ces bonnes propriétés sont dues à une conception ne comportant pas d'hypothèses temporelles à l'exception de la fourche isochrone --hypothèse finalement très faible. Ainsi, une variation de la tension se traduit par une réduction de la vitesse de fonctionnement sans pour autant altérer la fonctionnalité du circuit. Cette thèse étudie la robustesse des circuits asynchrones dans des environnements de fonctionnement très sévères susceptibles de mettre en défaut la correction fonctionnelle des circuits asynchrones QDI. Cette situation se présente par exemple quand les transitions des signaux sur les portes deviennent très lentes. Cette situation exceptionnelle peut-être directement provoquée par un environnement agressif (émission électromagnétique, particules à haute énergie, ...) ou par les effets du vieillissement du circuit intégré. Dans un contexte où le circuit est employé à des fins sécuritaires telles que les applications aéronautiques, spatiales ou médicales, il s'avère nécessaire de quantifier les limites de fonctionnement des circuits asynchrones et de trouver des moyens pour améliorer leur robustesse. Ce manuscrit propose une étude complète du comportement des circuits asynchrones et propose des techniques de conception pour en améliorer la robustesse. Les résultats obtenus ont été validés sur des technologies CMOS avancées de ST Microelectronics par des simulations analogiques d'une part, et avec l'aide d'un outil de preuve formelle développé à l'Université British Columbia au Canada d'autre part. / The design of self-timed integrated circuits, including QDI (Quasi-Delay Insensitive) circuits, lead to robust circuits against variabilities in manufacturing processes and in running conditions (voltage, temperature). These qualities are consequences of the synthesys flow that does not create timing assumptions excepted a weak one related to isochronic forks. In self-timed circuits, the running speed automatically adjusts to the available supply voltage with no behavioral changes. This work focuses on the self-timed circuit robustness in the context of environments where running conditions can make QDI self-timed circuits failing. For instance, this happens when transition speeds at gate entrances become very slow. This uncommonly encountered situation can be triggered in harsh environments (with electromagnetic disturbences, high-energy particulesdots) or because of age effects on manufactured chips. If the integrated circuit is designed for critical operations such as in aeronautical, spatial or medical applications, the self-timed circuit limits have to be carrefully evaluated and eventually shifted in order to improve the circuit robustness. This publication includes a complete study of the self-timed circuit behaviors and some design proposals in order to enhance the circuit robustness. Experimental results were obtained firstly, during analog simulations targetting advanced CMOS technologies from STMicroelectronics and secondly, using formal methods implemented in a tool from the University of British Columbia.

The use of computer aided design (CAD) tools has catalyzed the growth of IC design techniques. The rapid growth in transistor count for synchronous digital circuits has increased circuit complexity. This growing complexity of synchronous circuits has exposed design issues such as clock skew, increased power consumption, increased electromagnetic interference and worst case performance. The increasing number of challenges posed by synchronous designs has encouraged researchers to explore asynchronous design techniques as an alternative methodology. Asynchronous circuits do not use a global clock signal that is the primary cause of many design challenges faced by synchronous designers. It has also been shown in some designs that asynchronous circuits consumes less power, and exhibits better average case performance than synchronous circuits. Asynchronous design techniques, even with their various advantages over synchronous systems, are not widely accepted by logic designers. This is due to the shortcomings of asynchronous design methodologies, primarily, the limited availability of CAD tool support and the use of proprietary specification languages. To overcome the shortcomings of current asynchronous design techniques, this research uses a methodology for designing asynchronous circuits starting from clocked RTL design. This research extends the concepts of Phased Logic (PL) and marked graphs to quasi-delay insensitive gates (QDI) gates to create an asynchronous PL-QDI methodology. The PL methodology is easy to use as it maps conventional RTL designs into delay insensitive PL circuits using commercial CAD tools. Caltech?s QDI gates exhibit fast forward latency, but the use of Caltech?s methodology requires a user skilled in the pecurialities of the Caltech design methodology. This research uses best of Caltech?s QDI circuit methodology and the PL methodology to come up with a new asynchronous PL-QDI methodology. It also presents a synthesis algorithm that uses commercially available synchronous CAD tools to map clocked designs to PL-QDI systems. Results of this research show that third-party clocked RTL codes including intellectual property (IP) cores can be converted to asynchronous PL-QDI systems using the PL-QDI CAD tools presented in this research. This work shows how mature synchronous CAD tools can be used to design clockless circuits.

Cette thèse présente une contribution à la conception de circuits asynchrones Quasi Insensibles aux Délais (QDI) faible consommation. Une brève étude des méthodes d'estimation de l'énergie dans les circuits CMOS est présentée. Dans le deuxième chapitre, la méthodologie proposée sera présentée. Cette méthodologie utilise trois outils qui permettent la synthèse, l'optimisation et l'estimation d'énergie des circuits asynchrones QDI. La conception de ces circuits se fait à partir d'un langage de haut niveau (CHP). Le troisième chapitre expose une étude sur les choix d'architectures lors de la conception des circuits asynchrones QDI en utilisant la méthodologie proposée. Une comparaison avec les équivalents synchrones des architectures étudiées sera aussi montrée. Finalement, le quatrième chapitre présente une technique pour réduire la consommation d'un circuit en régulant la tension d'alimentation avec un asservissement à boucle fermée pour contrôler la tension d'alimentation.

Les technologies nanoélectroniques récentes font que les circuits intégrés deviennent de plus en plus vulnérables aux fautes transitoires. Les erreurs engendrées sont aussi plus critiques que jamais auparavant. Cette thèse présente un nouvel avantage en terme de fiabilité des circuits asynchrones quasi-insensibles aux délais (QDI) : Leurs fortes résistances naturelles aux fautes transitoires de longue durée qui sont graves pour les circuits synchrones actuels. Une méthodologie pour évaluer comparativement les effets des fautes transitoires sur les circuits synchrones et asynchrones QDI est présentée. En outre, une méthode pour obtenir la résistance aux fautes transitoires des éléments mémorisants spécifiques aux circuits QDI (les portes de Muller) est également proposée. Enfin, des techniques de tolérance ont été étudiées pour augmenter encore la robustesse des portes de Muller aux fautes transitoires, et donc aussi la robustesse des systèmes asynchrones QDI.

La conception de circuits intégrés asynchrones, notamment de circuits QDI (Quasi-Delay Insensitive), offrent la possibilité de disposer de circuits très robustes aux conditions environnementales (tension, température) ainsi qu'aux variations des procédés de fabrication. Ces bonnes propriétés sont dues à une conception ne comportant pas d'hypothèses temporelles à l'exception de la fourche isochrone --hypothèse finalement très faible. Ainsi, une variation de la tension se traduit par une réduction de la vitesse de fonctionnement sans pour autant altérer la fonctionnalité du circuit. Cette thèse étudie la robustesse des circuits asynchrones dans des environnements de fonctionnement très sévères susceptibles de mettre en défaut la correction fonctionnelle des circuits asynchrones QDI. Cette situation se présente par exemple quand les transitions des signaux sur les portes deviennent très lentes. Cette situation exceptionnelle peut-être directement provoquée par un environnement agressif (émission électromagnétique, particules à haute énergie, ...) ou par les effets du vieillissement du circuit intégré. Dans un contexte où le circuit est employé à des fins sécuritaires telles que les applications aéronautiques, spatiales ou médicales, il s'avère nécessaire de quantifier les limites de fonctionnement des circuits asynchrones et de trouver des moyens pour améliorer leur robustesse. Ce manuscrit propose une étude complète du comportement des circuits asynchrones et propose des techniques de conception pour en améliorer la robustesse. Les résultats obtenus ont été validés sur des technologies CMOS avancées de ST Microelectronics par des simulations analogiques d'une part, et avec l'aide d'un outil de preuve formelle développé à l'Université British Columbia au Canada d'autre part.

Advancing semiconductor technology is boosting the core count on a single chip to achieve continuously increasing performance, posing a growing demand for scalable, efficient and reliable on-chip interconnection. However this advance also makes the electronics increasingly vulnerable to faults. Inter-core connection is increasingly provided by Networks-on-Chip (NoCs), typically using conventional synchronous designs. Scaling makes it increasingly hard to avoid problems with clock distribution and in many chips a single, synchronous domain is inappropriate, anyway. In place of the well-studied synchronous NoCs, event-driven asynchronous NoCs have emerged as a promising replacement. Asynchronous NoCs have many promising advantages over synchronous ones; however, their fault-tolerance has rarely been studied. Implemented in a Quasi-Delay-Insensitive (QDI) fashion, asynchronous NoCs can achieve high timing-robustness but show complicated failure scenarios in the presence of faults and behave differently from synchronous ones, posing a challenge to asynchronous circuit advocates. This research studies the impact of different faults on QDI NoC fabrics and presents thorough and systematic fault-tolerant solutions at the circuit level, providing a holistic, efficient and resilient interconnection solution for QDI NoCs. The contributions of this research include: 1) a thorough analysis of fault impact on QDI NoCs; 2) a Delay-Insensitive Redundant Check (DIRC) coding scheme protecting QDI links from transient faults; 3) a novel time-out technique detecting the fault-caused physical-layer deadlock in a QDI NoC (the adaptability of a QDI circuit to timing variation makes it vulnerable to this kind of deadlock); 4) a fine-grained recovery technique utilising a Spatial Division Multiplexing (SDM) implementation to recover the deadlocked network from a link fault. Both unprotected and protected QDI NoCs are implemented, along with a fault simulation environment, to provide a detailed performance and fault-tolerance evaluation of these techniques. The improvements to the NoC operation, together with the costs in circuit overhead and throughput are enumerated using a typical example of QDI interconnection.

Sleep Convention Logic (SCL) is an emerging ultra-low power Quasi-Delay Insensitive (QDI) asynchronous design paradigm with enormous potential for industrial applications. Design validation is a critical concern before commercialization. Unlike other QDI paradigms, such as NULL Convention Logic (NCL) and Pre-Charge Half Buffers (PCHB), there exists no formal verification methods for SCL. In this thesis, a unified formal verification scheme for combinational as well as sequential SCL circuits is proposed based on equivalence checking, which verifies both safety and liveness. The method is demonstrated using several multipliers, MACs, and ISCAS benchmarks.

Dans un circuit asynchrone, la synchronisation entre les blocs est locale: on s'affranchit ainsi des contraintes liées à l'horloge. Ces circuits sont plus robustes, modulaires, moins bruités, et ont une consommation dynamique plus faible que les circuits synchrones. Cependant, le manque d'outils de conception de tels circuits freine leur développement. Cette thèse a permi de développer une technique de synthèse automatique de circuits asynchrones quasi insensibles aux délais (QDI), qui sont particulièrement robustes. La méthode de synthèse permet de synthétiser un circuit totalement décomposé en portes logiques élémentaires, ce qui permet d'effectuer une projection technologique. De plus, une étude formelle réalisée durant la thèse démontre que les circuits synthétisés respectent la contrainte de quasi insensibilité aux délais. Cette technique de synthèse a été développé au sein du projet TAST. Elle a été validée sur un ensemble de circuits de tests.

Os circuitos integrados recentes baseados em tecnologias nanoeletrônicas estão significativamente mais vulneráveis a falhas transientes. Os erros gerados são assim também mais críticos do que eram antes. Esta tese apresenta uma nova virtude em termos de confiabilidade dos circuitos assíncronos quase-insensíveis aos atrasos (QDI): a sua grande habilidade natural para mitigar falhas transientes de longa duração, que são severas em circuitos síncronos modernos. Uma metodologia para avaliar comparativamente os efeitos de falhas transientes tanto em circuitos síncronos como em circuitos assíncronos QDI é apresentada. Além disso, um método para obter a habilidade de mitigação de falhas transientes dos elementos de memória de circuitos QDI (ou seja, os C-elements) é também proposto. Por fim, técnicas de mitigação são sugeridas para aumentar ainda mais a atenuação de falhas transientes por parte dos Celements e, por consequência, também a robustez dos sistemas assíncronos QDI. / Recent deep-submicron technology-based ICs are significantly more vulnerable to transient faults. The arisen errors are thus also more critical than they have ever been before. This thesis presents a further novel benefit of the Quasi-Delay Insensitive (QDI) asynchronous circuits in terms of reliability: their strong natural ability to mitigate longduration transient faults that are severe in modern synchronous circuits. A methodology to evaluate comparatively the transient-fault effects on synchronous and QDI asynchronous circuits is presented. Furthermore, a method to obtain the transient-fault mitigation ability of the QDI circuits’ memory elements (i.e., the C-elements) is also proposed. Finally, mitigation techniques are suggested to increase even more the Celements’ transient-fault attenuation, and thus also the QDI asynchronous systems’ robustness.

Os circuitos integrados recentes baseados em tecnologias nanoeletrônicas estão significativamente mais vulneráveis a falhas transientes. Os erros gerados são assim também mais críticos do que eram antes. Esta tese apresenta uma nova virtude em termos de confiabilidade dos circuitos assíncronos quase-insensíveis aos atrasos (QDI): a sua grande habilidade natural para mitigar falhas transientes de longa duração, que são severas em circuitos síncronos modernos. Uma metodologia para avaliar comparativamente os efeitos de falhas transientes tanto em circuitos síncronos como em circuitos assíncronos QDI é apresentada. Além disso, um método para obter a habilidade de mitigação de falhas transientes dos elementos de memória de circuitos QDI (ou seja, os C-elements) é também proposto. Por fim, técnicas de mitigação são sugeridas para aumentar ainda mais a atenuação de falhas transientes por parte dos Celements e, por consequência, também a robustez dos sistemas assíncronos QDI. / Recent deep-submicron technology-based ICs are significantly more vulnerable to transient faults. The arisen errors are thus also more critical than they have ever been before. This thesis presents a further novel benefit of the Quasi-Delay Insensitive (QDI) asynchronous circuits in terms of reliability: their strong natural ability to mitigate longduration transient faults that are severe in modern synchronous circuits. A methodology to evaluate comparatively the transient-fault effects on synchronous and QDI asynchronous circuits is presented. Furthermore, a method to obtain the transient-fault mitigation ability of the QDI circuits’ memory elements (i.e., the C-elements) is also proposed. Finally, mitigation techniques are suggested to increase even more the Celements’ transient-fault attenuation, and thus also the QDI asynchronous systems’ robustness.