La miniaturisation croissante des composants électroniques accroît considérablement la sensibilité des circuits intégrés face aux fautes transitoires de type (SEU) ou (SET). De ce fait, l'analyse de la sensibilité face aux ces fautes transitoires des circuits combinatoires et séquentiels est une tâche essentielle aujourd'hui. Les méthodes analytiques de calcul probabiliste de génération des impulsions SET ou des SEU et de propagation et transformation en erreur, publiées dans la littérateur jusqu'à ce jour, ne sont pas complets car un certain nombre de paramètres ne sont pas pris en compte. Dans cette thèse, nous proposons une méthodologie de simulation de fautes transitoires multi-niveaux qui permettra une évaluation plus rapide et en même temps précise. Cette méthodologie est en fait une collection des méthodes de simulations, une pour chaque niveau d'abstraction (niveau physique, niveau transistor, et niveau portes logiques). Au niveau physique, nous utilisons la simulation physique au niveau composants ou portes logiques élémentaires qui consiste en la caractérisation de chaque type de transistor d'une technologie donnée face aux SET en prenant en compte plusieurs paramètre (l'énergie ou le LET de la particule, l'angle d'incidence et la localisation de l'impact sur le composant, et les dimensions des transistors heurté par la particule). Suite à cette caractérisation, une famille de courbes de courants sera obtenue pour chaque transistor et un domaine de valeurs de l'amplitude et la durée de l'impulsion de courant sera établi. La transformation des impulsions de courants obtenus au niveau physique en impulsions de tension est réalisée à travers des simulations électriques en prenant en compte l'impédance de sortie de chaque porte. Une famille de courbes de tension transitoire sera aussi établie pour chaque porte. Un modèle d'impulsion logique sera défini pour ces impulsions qui sera ensuite utilisé dans des simulations numériques, qui sont beaucoup plus rapides, et qui sont utilisées finalement afin de pouvoir analyser la sensibilité face aux fautes transitoires de type SET et SEU d'un circuit complexe. Les résultats de cette analyse seront utilisés afin de réaliser une cartographie de sensibilité d'un circuit complexe qui nous permet de déterminer les zones les plus sensibles d'un circuit étudié et éventuellement de décider d'un durcissement ponctuel des portes sensibles.

Cette thèse discute dans un premier temps des propriétés et des concepts des langages de description du matériel HDL. Ensuite, le langage FIDEL pour la description (fonctionnelle, structurelle) et la simulation de circuits intégrés VLSI est présenté, en insistant sur les différentes caractéristiques de ce langage qui sont adaptées à une simulation hiérarchique et multi-niveaux. Deux outils de simulation, logico-fonctionnelle et electrico-fonctionnelle, sont présentés. Ces deux outils présentent une avancée dans le domaine de la simulation dans le but de garder la précision tout en diminuant le cout de simulation des circuits VLSI. Une évaluation des différents langages de description selon leurs domaines d'application et propriétés est présentée. Au vu de cette évaluation, FIDEL s'insère en bonne place, tant au niveau des concepts que de l'utilisation pratique

FIP=Factory Instrumentation Protocol. On réalise un circuit intégré de communication pour le réseau FIP, projet national de communication entre automates réflexes, capteurs et actionneurs. Le circuit intégré est spécifié pour permettre soit la connexion de capteurs simples, soit la connexion de capteurs intelligents ou des automates de réseau. La conception de ce circuit intégré «à la demande» résulte d'une méthodologie originale. Cette méthodologie est orientée vers la conception de circuits VLSI de communication à partir d'une bibliothèque d'opérateurs flexibles, d'une part pour réduire le temps de conception, d'autre part pour donner la possibilité aux ingénieurs non spécialistes en conception de concevoir eux-mêmes leur circuit