Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Ciência da Computação. / Made available in DSpace on 2012-10-21T16:53:30Z (GMT). No. of bitstreams: 1 262754.pdf: 253550 bytes, checksum: 6aebedf1e1bce77ee1411a2eb9d3fa23 (MD5) / Este trabalho apresenta uma nova estrutura de armazenamento de dados em memórias Fash, chamada de Reverse-Indirect Flash File Sistem (RIFFS) ou Um sistema de Arquivos para memórias Flash baseado em Árvores Reversas. As memórias Fash possuem uma limitação na atualização de seus dados, e pensando em amenizar esta característica pensou-se em deixar todos os dados e meta-dados dentro do próprio arquivo. Isso seria impraticável com os sistemas existentes, porque não seria possível localizar um arquivo diretamente, a partir do nodo raiz da árvore. A maneira encontrada foi criar uma árvore reversa. Este esquema quebraria a navegabilidade do sistema, e então uma árvore direta precisa ser construída na memória RAM. É mostrado neste trabalho o gerenciamento de uma árvore reversa para contornar as limitações das memórias Fash. Dentro deste esquema é possível evitar excessivas atualizações e operações de escrita, aumentando assim a vida útil da Fash.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Ciência da Computação. / Made available in DSpace on 2012-10-21T20:52:46Z (GMT). No. of bitstreams: 1 225417.pdf: 246257 bytes, checksum: 792a31e739ced66f9b4e2bc635700d84 (MD5) / Este trabalho mostra uma nova metodologia para executar aplicações escritas em Java em sistemas embutidos que possuam severas restrições de hardware. Para isto, esta metodologia faz uso da técnica de engenharia de software denominada Application-Oriented System Design. Dada uma aplicação ou conjunto de aplicações, um ambiente de execução sob medida é construído para suprir suas necessidades. As necessidades da aplicação são obtidas de forma automática, através da análise de seu código. A análise é feita a partir do código Java compilado (bytecode Java). Essa abordagem possibilita que mesmo aplicações ou bibliotecas sem código fonte conhecido possam ser analisadas com esta técnica. O ambiente de execução é construído a partir de componentes de software que são utilizados de acordo com regras de dependência e modelos de custo. Os componentes de software utilizados fazem parte do sistema EPOS, um sistema que segue os princípios da Application-Oriented System Design. O código da aplicação, em bytecode Java, pode ser reduzido através de métodos de compactação de código e extração.Antes do passo da análise de dependências, os elementos de software da aplicação que são fundamentais a sua execução são selecionados e a aplicação pode ser reconstruída sem dependências desnecessárias. O trabalho propõe a transformação da aplicação escrita em Java para código nativo do hardware. A transformação para código nativo diminui a necessidade de memória e melhora o desempenho das aplicações. Esta transformação pode ser feita com compiladores Ahead-of-Time, como é o caso do compilador GNU GCJ.

Orientador : Prof. Dr. Eduardo Todt / Dissertação (mestrado) - Universidade Federal do Paraná, Setor de Ciências Exatas, Programa de Pós-Graduação em Informática. Defesa: Curitiba, 13/04/2015 / Inclui referências / Resumo: O uso de câmeras como sensores principais em Localização e Mapeamento Simultâneos (Simultaneous Localization and Mapping), o que é denominado SLAM Visual (Visual SLAM), tem crescido recentemente devido à queda nos preços das câmeras. Ao mesmo tempo em que imagens trazem informações mais ricas do que outros sensores típicos empregados em aplicações SLAM, como lasers e sonares, há um custo adicional de processamento significativo quando elas são utilizadas. A informação de profundidade adicional proveniente de configurações estéreo de câmeras às fazem mais interessantes para aplicações SLAM. Nesta abordagem em especial, grande parte do custo de processamento adicional vem da extração de pontos únicos ou pedaços em ambas as imagens em estéreo e da solução do problema de correspondência entre eles. Com posse dessa informação, a disparidade horizontal entre o par de imagens pode ser utilizada para recuperar a informação de profundidade. Esse trabalho explora a utilização de uma plataforma embarcada do tipo system-ona- chip (SoC) que integra um processador ARM multinúcleo com lógica FPGA como um módulo de processamento para visão estéreo. O detector de cantos Harris e Stephens (Harris & Stephens, 1988) é usado para encontrar pontos de interesse (Points of Interest, POIs) em imagens estéreo em um coprocessador soft sintetizado no FPGA para acelerar a extração de características e livrar o processador principal deste processo altamente paralelizável. As tarefas restantes tais como correção das imagens pela calibração de câmeras, encontrar um descritor único para as características detectadas e a correspondência entre os POIs no par de imagens estéreo são solucionadas em software executando no processador principal. A arquitetura proposta para o coprocessador permite que a tarefa de extração de cantos seja executada em aproximadamente metade do tempo necessário pelo processador principal sem auxílio algum. Após encontrar os POIs, para cada um dos pontos um descritor único é necessário para que seja possível encontrar o POI correspondente na outra imagem. Esse trabalho também propõe um descritor inovador que considera o relacionamento espacial bidimensional global entre os pontos detectados para descrevê-los individualmente. Para cada imagem, cada ponto da nuvem de pontos detectada pelo algoritmo de Harris e Stephens é descrito considerando-se apenas as posições relativas entre ele e seus vizinhos. Quando somente a posição é considerada, um padrão de céu estrelado noturno é formado pelos POIs. Com o padrão de POIs sendo considerado como estrelas, descritores já utilizados em problemas de identificação de estrelas podem ser reaplicados para identificar unicamente POIs. Um protótipo do descritor baseado do algoritmo de grade de Padgett e KreutzDelgado (Padgett & KreutzDelgado, 1997) é escrito e seus resultados comparados com os descritores normalmente utilizados para este propósito, mostrando que a informação espacial bidimensional pode ser utilizada por si só para resolver o problema de correspondência. O número de correspondências úteis é comparável ao atingido com o SIFT, o descritor com melhor desempenho neste quesito, enquanto a velocidade foi superior ao BRIEF, o descritor mais rápido utilizado na comparação, na plataforma ARM, com um speedup de 1,64 e 1,40 nas bases de dados dos testes. Palavras-chave: Harris; FPGA; SLAM; Hardware Reconfigurável; VHDL; Processamento de Imagem; Visão Estéreo; Computer Vision; Arquitetura Híbrida; Sistemas Embarcados; Pontos de Interesse; Keypoints; Correspondência; Correspondência Estéreo; Identificação de Estrelas; Descrição de Características; Percepção de Profundidade. / Abstract: The use of cameras as the main sensors in Simultaneous Localization and Mapping, what is called Visual SLAM, has risen recently due to the fall in camera prices. While images bring richer information than other typical SLAM sensors, such as lasers and sonars, there is significant extra processing cost when they are used. The extra depth information available from stereo camera setups makes them preferable for SLAM applications. In this particular approach, great part of the added processing cost comes from extracting unique points or image patches in both stereo images and solving the correspondence problem between them. With this information, the horizontal disparity between the pair can be used to retrieve depth information. This work explores the use of an embedded system-on-a-chip (SoC) platform that integrates a multicore ARM processor with FPGA fabric as a stereo vision processing module. The Harris and Stephens corner detector (Harris & Stephens, 1988) is used to find Point of Interests (POIs) in stereo images in a hardware soft co-processor synthesized in the FPGA to speed up feature extraction and relieve this highly parallelizable process from the main embedded processor. Remaining tasks such as image correction from camera calibration, finding unique descriptor for the detected features and the correspondence between POIs in the stereo pair are solved in software running on the main processor. The proposed architecture for the co-processor enabled the corner extraction task to be performed in about half the time taken by the main processor without aid. After finding the POIs, for each point a unique descriptor is needed for finding the correspondent POI in the other image. This work also proposes an innovative descriptor that considers a global two-dimensional spatial relationship between the detected points to describe them individually. In each image, every point in the cloud of points detected by the Harris and Stephens algorithm is described by considering only the relative position between it and its neighbors. When position alone is considered, a starry night pattern is formed by the POIs. With the POI pattern being considered as stars, the descriptors already used in star identification problems can be reapplied to uniquely identify POIs. A prototype of the descriptor based on the Padgett and KreutzDelgado's grid algorithm (Padgett & KreutzDelgado, 1997) is written and the results compared with common descriptors used for this purpose, showing that two-dimensional spatial information alone can be used to solve the correspondence problem. The number of useful matches was comparable to what was obtained with SIFT, the best performing descriptor in this matter, while the speed was superior to BRIEF, the fastest descriptor used in the comparison, on the ARM platform, with a speedup of 1.64 and 1.40 on the tested datasets. Keywords: Harris; FPGA; SLAM; Reconfigurable Hardware; VHDL; Image Processing; Stereo Vision; Computer Vision; Hybrid Architecture; Embedded Systems; Point Of Interest; Keypoints; Matching; Stereo Correspondence; Star Identification; Feature Description; Depth Perception.

Orientador: Alexandre César Rodrigues da Silva / Co-orientador: / Banca: Nobuo Oki / Banca: Aparecido Augusto de Carvalho / Banca: Edson Antonio Batista / Banca: Elnatan Chagas Ferreira / Resumo: Os sistemas operacionais possuem um papel fundamental nos microcomputadores, realizando o interfaceamento entre os aplicativos e o hardware. Além dos microcomputadores, atualmente, os sistemas operacionais são empregados em ambiente a com arquitetura restrita, como os microcontroladores, denominando-os como sistemas operacionais embarcados. Algumas das aplicações para os sistemas operacionais co embarcados são voltadas para as redes de transdutores inteligentes, realizando o a gerenciamento e controle do sistema em que atua. Neste trabalho apresenta-se o desenvolvimento de um nó de rede denominado NCAP, utilizando o kit DE2 e o sistema o operacional embarcado μClinux para o monitoramento e controle dos TIMs com diferentes interfaces conforme a norma IEEE 1451. O NCAP desenvolvido possui como característica a conexão de diferentes TIMs com recursos de controle e monitoramento com distintas a interfaces de comunicação, com fio (RS-232) e sem fio (ZigBee). Para realização dos testes, foram desenvolvidos 4 TIMs com diferentes características, sendo: 2 STIMs (IEEE P1451.2) e 2 WTIMs (IEEE 1451.5). Os testes foram realizados utilizando uma interface de rede externa, a Ethernet, que, por meio do microcomputador, é possível acessar a página web em um servidor embarcado instalado no nó de rede NCAP. Com isso, é possível realizar o controle e o monitoramento dos transdutores conectados ao TIM independente da interface de comunicação sem fio ou com fio. Além do acesso aos transdutores, e o nó possui características que facilitam o gerenciamento, como: servidor de FTP e acesso remoto. O desenvolvimento do nó de rede embarcado, padronizado pela norma o IEEE 1451, possibilita maior flexibilidade de implantação em locais remotos e facilita a ampliação do sistema sem efetuar grandes modificações na rede. Uma característica importante... (Resumo completo, clicar acesso eletrônico abaixo) / Abstract: The operating systems have a key role in microcomputers, performing interfacing between applications and the hardware. In addition to computers, currently embedded operating systems are employed in an environment with restricted architecture, such as microcontrollers, terming them as embedded operating systems. Some of the applications for embedded operating systems are geared for smart transducer networks, making the management and control system in which it operates. This work presents the development of a network node denominated NCAP using the DE2 kit and embedded operating system μClinux for monitoring and control of TIMs with different interfaces based on IEEE 1451. The NCAP has developed the characteristic connection of different TIMs with monitoring and control capabilities with different communication interfaces, wired (RS-232) and wireless (ZigBee). The testing, four TIMs were developed with different characteristics, as follows: 2 STIMs (IEEE P1451.2) and two WTIMs (IEEE 1451.5). The tests were performed using an external network interface, Ethernet, that through the PC, you can access the web page in an embedded server installed on the network node NCAP. This makes it possible to perform control and monitoring of transducers connected to the TIM interface regardless of wireless or wired. In addition to access to the transducers, the node has features that facilitate the management, such as FTP server and remote access. The development of embedded network node, standardized by IEEE 1451, allows for greater flexibility of deployment in remote locations and facilitates the expansion of the system without making major changes in the network. An important feature is the dynamic development in relation to the hardware implemented in FPGA with Nios II processor, it is... (Complete abstract click electronic access below) / Doutor

O presente trabalho apresenta a implementação de um core de rede Ethernet 10/100Mbps com interface para o barramento Avalon para utilização em conjunto com o processador Nios II da Altera. A tecnologia Ethernet foi implementada em computação reconfigurável e utilizou-se como base um módulo disponível na Internet denominado OpenCores MAC 10/100. O projeto foi desenvolvido para ser aplicado em sistemas embarcados, mais especificamente para o uso em um robô móvel em desenvolvimento no Laboratório de Computação Reconfigurável do ICMC/USP. O core foi incorporado à biblioteca da ferramenta SoPC Builder da Altera, visando uma fácil integração do mesmo em outros projetos. Foram utilizadas as ferramentas Quartus II e ModelSim para o desenvolvimento e testes do sistema, além de dois kits Nios versão Stratix para a validação do projeto, sendo as placas interligadas ponto-a-ponto sem a utilizaçao de transceivers analógicos. / This work presents the implementation of a network Ethernet 10/100Mbps core with interfaces to Avalon bus for using with the Nios II processor from Altera. The Ethernet technology was implemented in reconfigurable computing and was based in the OpenCores MAC 10/100 available on Internet. The project was developed for embedded systems applications, more specifically for a mobile robot in development at Reconfigurable Computing Laboratory from ICMC/USP. The core was incorporated to SoPC Builder tool’s library from Altera, aiming to facilitate the integration with others projects. To development and system tests were used Quartus II and ModelSim, and two Nios Development kit Statix Edition for project validation. The boards were linked peer-to-peer, without use analog transceivers.

Made available in DSpace on 2014-06-12T15:58:55Z (GMT). No. of bitstreams: 2 arquivo4749_1.pdf: 860768 bytes, checksum: f47e41219790526c6f185f6c76e4135d (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2004 / No competitivo mercado de sistemas digitais dedicados, a crescente demanda por produtos com funcionalidades cada vez mais complexas tem tornado o projeto de tais sistemas um grande desafio. Neste cenário, torna-se necessária a construção de modelos virtuais do sistema, em diferentes níveis de abstração, a fim de permitir a exploração do espaço de projeto e a validação funcional do mesmo, antes de sua implementação final. SystemC é uma biblioteca de classes C++ que permite a construção de tais modelos. Embora ferramentas comuns de C++ possam ser usadas para desenvolver modelos em SystemC, elas não atendem às necessidades específicas da modelagem de sistemas. Ferramentas específicas precisam reconhecer os elementos de SystemC nos arquivos-fonte, para poderem prestar qualquer tipo de auxílio ao projetista, nas atividades de modelagem, análise, validação, etc. Neste trabalho, apresentamos uma técnica, e uma ferramenta-protótipo, para a identificação e extração de informação estrutural de modelos em SystemC, usando algoritmos de casamento de padrões sobre o grafo semântico extraído dos códigos-fonte por uma ferramenta de extração para C++. A ferramenta-protótipo foi usada com sucesso em vários exemplos de modelos em SystemC, dentre eles o modelo de uma CPU RISC.

Este trabalho apresenta o projeto de uma portadora que opera na frequência de 8.300 MHz para ser utilizado em moduladores vetoriais diretos com aplicação em sistemas embarcados de satélites. Foram realizados estudos sistêmicos de arquiteturas que operam nesta faixa de frequência com as características necessárias para atender as especificações da European Cooperation for Space Standardization, ECSS - Space Engineering Radio Frequency and Modulation da agência espacial europeia -ESA, que regulamenta as frequências e características para sistemas de transmissão para enlace de descida. A partir dos conhecimentos adquiridos nos estudos, é apresentada uma metodologia de projeto visando o atendimento das especificações definidas pela ECSS e a escolha de uma topologia de projeto. Foram realizadas simulações a nível sistêmico, utilizando o software Advanced Design System-ADS da fabricante Keysight Technologies, para definir as especificações de projeto dos circuitos que compõem o sistema de geração da portadora na banda X. O circuito da malha de sincronismo de fase - PLL opera na frequência de 2.075 MHz, onde seu sinal é amplificado e filtrado pela cadeia de amplificação na banda S cuja função é aumentar a isolação para minimizar os efeitos de pulling do oscilador controlado por tensão - VCO, devido à alta velocidade nas transições de tempo de subida e de descida dos sinais digitais I e Q. O filtro também é responsável por aumentar a rejeição de espúrios e harmônicos gerados pelos efeitos não lineares dos amplificadores. O sinal é enviado ao circuito multiplicador de frequências que gera o sinal na banda X e é filtrado por um filtro passa-faixas de linhas acopladas, rejeitando os sinais espúrios provenientes da saída do multiplicador de frequência. Na saída, o sinal passa por uma cadeia de amplificação na banda X para adequar o nível de potência à entrada dos moduladores vetoriais. Os circuitos projetados foram desenvolvidos utilizando tecnologia de microfita de linha. Os protótipos foram caracterizados, apresentando boa concordância com os resultados simulados, comprovando experimentalmente a metodologia de projeto utilizada neste trabalho assim como o atendimento das especificações sugeridas pela ECSS. / This work presents the project of an carrier that works in the frequency of 8,300 MHz to be used in direct vector modulator for embedded system application in satellites. It were realized system level studies of PLL topologies that work in this frequency range with the necessary features to provide the requirements from European Cooperation for Space Standardization, ECSS - Space Engineering Radio Frequency and Modulation of the European Space Agency - ESA, which is responsible for the frequencies and features regulation for downlink transmission system. With the knowledge acquired from the studies, it is presented a project method intending to the meet the requirements defined by the ECSS and the definition of a topology to the project. It were performed system level simulation, using the Advanced Design System - ADS tool, from Keysight Technologies, in order to define the design specifications in the project of the circuits of the X band carrier generator developed. The PLL circuit works in the frequency of 2,075 MHz, in which its signal is amplified and filtered for amplifier chain in S band, increasing the isolation to reduce the pulling effects in the voltage controlled oscillator, due to the high-speed transitions in the rise time and fall time of the digital signal I and Q. The filter is also responsible for increasing the rejection of spurious and harmonics generated by non-linear amplifiers effects. The signal is conducted to the frequency multiplier circuit that generates the X band signal and it is filtered by a coupled line bandpass filter, rejecting the spurious from the frequency multiplier output. At the output stage, the signal passes through a X band amplification chain in order to adequate the power level of the vector modulators input level. The specified circuits were designed and developed using microstrip line technology. The prototypes were characterized, presenting adequate results according to the data obtained by the simulations, experimentally reinforcing the project method used in this work as well as the meeting of the requirements suggested by the ECSS.

As metodologias clássicas de análise de desempenho de sistemas sobre silício (System on chip, SoC) geralmente são descritas em função do tempo de execução do pior-caso1 das tarefas a serem executadas. No entanto, nas aplicações do mundo real, o tempo de execução destas tarefas pode variar devido à presença dos diferentes eventos de entrada que ativam o sistema, colocando uma exigência diferente de execução sobre os recursos do sistema. Geralmente, um modelo da carga de trabalho é uma parte integrante de um modelo de desempenho utilizado para avaliar o desempenho de um sistema. O quão bom for um modelo de carga de trabalho determina em grande medida a qualidade das soluções do projeto e a precisão das estimativas de desempenho baseadas nele. Nesta tese, é abordado o problema de modelar a carga de trabalho para o projeto de sistemas de tempo-real cuja funcionalidade envolve processamento de fluxos de multimídia, isto é, fluxos de dados representando áudio, imagens ou vídeo. O problema de modelar a carga de trabalho é abordado sob a premissa de que uma caracterização acurada do comportamento temporal do software embarcado permite ao projetista identificar diversas exigências variáveis de execução, apresentadas para os diversos recursos de arquitetura do sistema, tanto na operação individual do conjunto de tarefas de software, assim como na execução global da aplicação, em fase de projeto. A caracterização do comportamento de cada tarefa foi definida a partir de uma análise temporal dos códigos de software associados às diferentes tarefas de uma aplicação, a fim de identificar os múltiplos modos de operação que o código pode apresentar dentro de um processador. Esta caracterização é feita através da realização de uma análise estática das rotas do código executável, de forma que para cada rota de execução encontrada, estimam-se os tempos extremos de execução (WCET e BCET)2, baseando-se na modelagem da microarquitetura de um processador on-chip. Desta forma, cada rota do código executável junto aos seus respectivos tempos de execução, constitui um modo de operação do código analisado. A fim de agrupar os diversos modos de operação que apresentam um grau de semelhança entre si de acordo a uma perspectiva da medida de processamento utilizado do processador modelado, foi utilizado o conceito de cenário, o qual diferencia o comportamento de cada tarefa em relação às entradas que a aplicação sob análise pode receber. Partindo desta caracterização temporal de cada tarefa de software, as exigências da execução global da aplicação são representadas através de um modelo analítico de eventos. O modelo considera as diferentes tarefas como atores temporais de um grafo de fluxo síncrono de dados, de modo que os diferentes cenários de operação da aplicação são definidos em função dos tempos variáveis de execução identificados previamente na caracterização de cada tarefa. Uma descrição matemática deste modelo, baseada na Álgebra de Max-Plus, permite caracterizar analiticamente os diferentes fluxos de eventos entre a entrada e a saída da aplicação, assim como os fluxos de eventos entre as diferentes tarefas, considerando as mudanças nas exigências de processamento associadas aos diversos cenários previamente identificados. Esta caracterização analítica dos diversos fluxos de eventos de entrada e saída é a base para um modelo de curvas de carga de trabalho baseada em cenários de aplicação, e um modelo de curvas de serviços baseada também em cenários, que dão lugar a caracterizar o dinamismo comportamental da aplicação analisada, determinado pela diversidade de eventos de entrada que podem ativar diferentes comportamentos do sistema em fase de execução. / Classical methods for performance analysis of Multiprocessor System-on-chip (MPSoCs) are usually described in terms of Worst-Case Execution Times (WCET) of the executed tasks. Nevertheless, in real-world applications the running time of tasks varies due to different input events that trigger the system, imposing a different workload on the system resources. Usually, a workload model is a part of a performance model used to evaluate the performance of a system. How good is a workload model largely determines the quality of design solutions and the accuracy of performance estimations based on it. This thesis addresses the problem of modeling the workload for the design of real-time systems which functionality involves multimedia streams processing, i.e, data streams representing audio, images or video. The workload modeling problem is addressed from the assumption that an accurate characterization of timing behavior of real-time embedded software enables the designer to identify several variable execution requirements that the individual operation of the software tasks and the overall execution of the application will present to the several system resources of an architecture, in design phase. The software task characterization was defined from a timing analysis of the source code in order to identify the multiple operating modes the code can exhibit within a processor. This characterization is done by performing a static path analysis on the code, so that for each given path the worst-case and bestcase execution times (WCET and BCET) were estimated, based on a microarchitectural modeling of an on-chip processor. Thus, every execution path of the code, with its estimated execution times, defines an operation mode of the analyzed code. In order to cluster the several operation modes that exhibit certain degree of similarity according to the required amount of processing in the modeled processor, the concept of scenario was used, which differentiates every task behavior with respect to the several inputs the application under analysis may receive. From this timing characterization of every application task, the global execution requirements of the application are represented by an analytical event model. It describes the tasks as timed actors of a synchronous dataflow graph, so that the multiple application scenarios are defined in terms of the variable execution times previously identified in the task characterization. A mathematical description of this model based on the Max-Plus Algebra allows one to characterize the different event sequences incoming to, and exiting from, the application as well as the event sequences between the different tasks, having in count changes in the processing requirements associated with the various scenarios previously identified. This analytical characterization between the input event sequences and the output event sequences states the basis for a model of scenario-based workload curves and a model of scenario-based service curves that allow characterizing the behavioral dynamism of the application determined by the several input events that activate several system behaviors, in the execution phase.

A indústria automotiva vem mudando seu perfil drasticamente na última década, tornando-se mais intensiva em sistemas computacionais, e consequentemente em software, do que em sistemas mecânicos. A maioria das funcionalidades dos veículos modernos é controlada por software distribuído, dentro de muitas Unidades de Controle Eletrônicas (ECUs) interconectadas, de modo que o veículo pode ser considerado como um conjunto de sistemas complexos. Como resultado da integração, os testes para as funções de software distribuído se tornaram um grande desafio. Muitas estratégias têm sido propostas para organizar o multinível de teste de software em sistemas embarcados automotivos, a fim de reduzir custos e melhorar sua eficácia e robustez. Esta investigação pretende estender este conceito de teste de software multinível baseado no modelo em V, projetando uma metodologia sistemática que mapeie cada função dentro do sistema embarcado do veículo, sem a existência de uma especificação detalhada de cada componente e possibilitando a definição de uma estratégia e um planejamento de teste de software antecipadamente. Esta metodologia foi totalmente desenvolvida incorporando as características da aplicação automotiva, incluindo os requisitos de segurança funcional ISO 26262. Desta forma e dentro de rigorosas condições de segurança, a nova metodologia melhora a eficiência dos processos de desenvolvimento de sistemas embarcados, possibilitando a antecipação do planejamento de teste de software. Sendo este, baseado em um mapeamento e codificação da função e das atividades de teste proposto nesta tese, que funciona também como base para futuros desenvolvimento de soluções de rastreabilidade do sistema embarcado. / The automotive industry has been changing its profile drastically in the last decade, becoming more intensive in computer systems, and consequently in software, than in mechanical systems. Most of the functionality of modern vehicles is controlled by distributed software, within many interconnected Electronic Control Units (ECUs), so that the vehicle can be considered as a set of complex systems. As a result of integration, testing for distributed software functions has become a major challenge. Many strategies have been proposed to organize the multilevel software testing in embedded automotive systems in order to reduce costs and improve their effectiveness and robustness. This research intends to extend this concept of multilevel software testing based on the V development model, designing a systematic methodology that maps each function within the embedded system of the vehicle, without the existence of a detailed specification of each component, allowing the definition of a strategy and software testing planning in advance. This methodology was fully developed incorporating the characteristics of the automotive application, including the ISO 26262 functional safety requirements. In this way, the new methodology improves the efficiency of the embedded systems development processes, within strict security conditions, allowing the anticipation of the planning based on a mapping and encoding of the function and test activities proposed in this thesis, which also serves as a basis for future development of embedded system traceability solutions.

As metodologias clássicas de análise de desempenho de sistemas sobre silício (System on chip, SoC) geralmente são descritas em função do tempo de execução do pior-caso1 das tarefas a serem executadas. No entanto, nas aplicações do mundo real, o tempo de execução destas tarefas pode variar devido à presença dos diferentes eventos de entrada que ativam o sistema, colocando uma exigência diferente de execução sobre os recursos do sistema. Geralmente, um modelo da carga de trabalho é uma parte integrante de um modelo de desempenho utilizado para avaliar o desempenho de um sistema. O quão bom for um modelo de carga de trabalho determina em grande medida a qualidade das soluções do projeto e a precisão das estimativas de desempenho baseadas nele. Nesta tese, é abordado o problema de modelar a carga de trabalho para o projeto de sistemas de tempo-real cuja funcionalidade envolve processamento de fluxos de multimídia, isto é, fluxos de dados representando áudio, imagens ou vídeo. O problema de modelar a carga de trabalho é abordado sob a premissa de que uma caracterização acurada do comportamento temporal do software embarcado permite ao projetista identificar diversas exigências variáveis de execução, apresentadas para os diversos recursos de arquitetura do sistema, tanto na operação individual do conjunto de tarefas de software, assim como na execução global da aplicação, em fase de projeto. A caracterização do comportamento de cada tarefa foi definida a partir de uma análise temporal dos códigos de software associados às diferentes tarefas de uma aplicação, a fim de identificar os múltiplos modos de operação que o código pode apresentar dentro de um processador. Esta caracterização é feita através da realização de uma análise estática das rotas do código executável, de forma que para cada rota de execução encontrada, estimam-se os tempos extremos de execução (WCET e BCET)2, baseando-se na modelagem da microarquitetura de um processador on-chip. Desta forma, cada rota do código executável junto aos seus respectivos tempos de execução, constitui um modo de operação do código analisado. A fim de agrupar os diversos modos de operação que apresentam um grau de semelhança entre si de acordo a uma perspectiva da medida de processamento utilizado do processador modelado, foi utilizado o conceito de cenário, o qual diferencia o comportamento de cada tarefa em relação às entradas que a aplicação sob análise pode receber. Partindo desta caracterização temporal de cada tarefa de software, as exigências da execução global da aplicação são representadas através de um modelo analítico de eventos. O modelo considera as diferentes tarefas como atores temporais de um grafo de fluxo síncrono de dados, de modo que os diferentes cenários de operação da aplicação são definidos em função dos tempos variáveis de execução identificados previamente na caracterização de cada tarefa. Uma descrição matemática deste modelo, baseada na Álgebra de Max-Plus, permite caracterizar analiticamente os diferentes fluxos de eventos entre a entrada e a saída da aplicação, assim como os fluxos de eventos entre as diferentes tarefas, considerando as mudanças nas exigências de processamento associadas aos diversos cenários previamente identificados. Esta caracterização analítica dos diversos fluxos de eventos de entrada e saída é a base para um modelo de curvas de carga de trabalho baseada em cenários de aplicação, e um modelo de curvas de serviços baseada também em cenários, que dão lugar a caracterizar o dinamismo comportamental da aplicação analisada, determinado pela diversidade de eventos de entrada que podem ativar diferentes comportamentos do sistema em fase de execução. / Classical methods for performance analysis of Multiprocessor System-on-chip (MPSoCs) are usually described in terms of Worst-Case Execution Times (WCET) of the executed tasks. Nevertheless, in real-world applications the running time of tasks varies due to different input events that trigger the system, imposing a different workload on the system resources. Usually, a workload model is a part of a performance model used to evaluate the performance of a system. How good is a workload model largely determines the quality of design solutions and the accuracy of performance estimations based on it. This thesis addresses the problem of modeling the workload for the design of real-time systems which functionality involves multimedia streams processing, i.e, data streams representing audio, images or video. The workload modeling problem is addressed from the assumption that an accurate characterization of timing behavior of real-time embedded software enables the designer to identify several variable execution requirements that the individual operation of the software tasks and the overall execution of the application will present to the several system resources of an architecture, in design phase. The software task characterization was defined from a timing analysis of the source code in order to identify the multiple operating modes the code can exhibit within a processor. This characterization is done by performing a static path analysis on the code, so that for each given path the worst-case and bestcase execution times (WCET and BCET) were estimated, based on a microarchitectural modeling of an on-chip processor. Thus, every execution path of the code, with its estimated execution times, defines an operation mode of the analyzed code. In order to cluster the several operation modes that exhibit certain degree of similarity according to the required amount of processing in the modeled processor, the concept of scenario was used, which differentiates every task behavior with respect to the several inputs the application under analysis may receive. From this timing characterization of every application task, the global execution requirements of the application are represented by an analytical event model. It describes the tasks as timed actors of a synchronous dataflow graph, so that the multiple application scenarios are defined in terms of the variable execution times previously identified in the task characterization. A mathematical description of this model based on the Max-Plus Algebra allows one to characterize the different event sequences incoming to, and exiting from, the application as well as the event sequences between the different tasks, having in count changes in the processing requirements associated with the various scenarios previously identified. This analytical characterization between the input event sequences and the output event sequences states the basis for a model of scenario-based workload curves and a model of scenario-based service curves that allow characterizing the behavioral dynamism of the application determined by the several input events that activate several system behaviors, in the execution phase.